基于VHDL的DDS设计.docVIP

信息与通信工程学院 VHDL课程设计 2013年月 20 ns），频率分辨率很高，全数字化结构便于集成，输出相位连续可调，且频率、相位和幅度均可实现程控。DDS 能够与计算机技术紧密结合在一起，克服了模拟频率合成和锁相频率合成等传统频率合成技术电路复杂、设备体积较大、成本较高的不足，因此它是一种很有发展前途的频率合成技术。DDS 技术现已在接收机本振、信号发生器、通信系统、雷达系统等方面得到广泛应用。数字频率合成器作为一种信号产生装置己经越来越受到人们的重视，它可以根据用户的要求产生相应的波形，具有重复性好、实时性强等优点，己经逐步取代了传统的函数发生器。 我们组本次课程设计的目的是设计基于所学课程VHDL硬件描述语言开发出一个能产生正弦波、方波、三角波、锯齿波等波形的信号源。 2.实现方案 2.1 DDS原理 直接数字频率合成是采用数字化技术，通过控制相位的变化速度，直接产生各种不同频率、不同波形信号的一种频率合成方法。DDS 的基本结构如图1 所示，它主要由相位累加器、正弦ROM 表、D/A 转换器和低通滤波器构成。 图1 DDS工作原理图 DDS 工作时，在时钟脉冲f 的控制下对频率控制字K 用累加器进行处理以得到相应的相位码，然后由相位码寻址波形存储器进行相位码―幅度编码变换，再经过D/A 数模变换器得到相应的阶梯波，最后经过低通滤波器对阶梯波进行平滑处理即可得到由频率控制字K 决定的频率可调的输出波形。参考频率源一般是高稳定的晶体振荡器，用于DDS 中各部件的同步工作，因此DDS 输出的合成信号频率稳定度与晶体振荡器是相同的。在标准频率参考源的控制下，频率控制字K可决定相应的相位增量，相位累加器则以步长K进行线性累加，相位累加器积满时就会产生一次溢出，从而完成一个周期性动作，这个动作周期即是DDS合成信号的一个周期。通常N 位相位累加器的最小值为0，最大值为2N ?1，故最后输出信号的频率为f= Kfc /2，频率分辨率的大小为Δ f= f/2。实际运用中，根据实际需要所计算出的K 很难为整数，因此不可避免地会存在频率误差。如将计算出来的K的小数部分舍去，那么最终输出信号的频率误差不超过频率分辨率Δf ；如果将K 的小数部分四舍五入，则频率误差不会超过0.5Δf 。 DDS 技术可以理解为数字信号处理中信号综合的硬件实现问题，即给定信号幅度、频率、相位参数，产生所需要的信号波形，也可以认为是给定输入时钟和频率控制字K，输出一一对应的正弦信号。由于DDS采用了不同于传统频率合成方法的全数字结构，所以它具有直接模拟频率合成和间接频率合成方法所不具备的一些优点。 2.2 基于FPGA 的DDS 模块设计 DDS 遵循奈奎斯特（Nyquist）取样定律，即最高的输出频率是时钟频率的一半（f=0.5 f）。在实际应用中DDS 的最高输出频率还由允许输出的杂散水平决定，一般情况下f≤0.4 f。在使用FPGA 设计DDS 时，要在满足系统要求和保持DDS 原有优点的基础上，尽量减少硬件复杂性，降低芯片面积和功耗，提高芯片速度。综合以上考虑，所设计DDS 电路的电路结构如图2 所示。 图2 用FPGA实现的DDS电路功能框图 2.3 采用方案 上述框图中的实现方案需要ROM模块，用来存储波形的取样值.mif.文件。相位累加器模块产生波形数据ROM 的8 位读取地址RomAdder，设计复杂程度相对高，所以我们组另辟蹊径，并没有采用ROM实现，而采用了描点法，对应于不同的相位值给定不同的波形幅度取样值。此设计中，我们取样了64个相位点，随着相位点的变化，针对不同要求的输出波形，给定相对应的输出幅值，从而产生不同的输出波形。通过拨码开关可以选择输出正弦波，三角波，方波等不同波形。在FPGA工程文件中，采用Sel[3..0]l来选择，当Sel为0001时，输出正弦波；当Sel为0010时，输出方波；当Sel为0100时，输出三角波；当Sel为1000时，输出锯齿波。将输出端接到实验板中的DAC0832，实现数模转换后，通过示波器即可观察到相应的实验波形。 3实验仿真 此次课程设计初衷是打算在示波器上观察输出波形，但是由于实验箱中的DAC0832数模转换在连接后并没有输出，但模拟端是有电压值显示。究其原因可能是DAC0832是与CPLD相连，而不是FPGA芯片连接，实验中所给出的管脚分配不对应导致。所以只能选择通过仿真软件示出波形。本设计中所采用的仿真软件是Modelsim6.4版本。 图3 Modelsim软件 波形仿真结果