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第4章 组合与时序逻辑的设计 第四节 时序逻辑 时序逻辑必须用进程来描述。 一、几个简单的时序逻辑设计 1、D触发器(flop-flip) library ieee; use ieee.std_logic_1164.all; entity dff1 is port (clk, d: in std_logic; q: out std_logic); end entity dff1; architecture dff1 of dff1 is begin p1:process(clk) begin if (clkevent and clk=1) then q=d; end if; end process p1; end architecture dff1; （1）敏感表中只有clk，只有clk有事件发生才能激活进程，信号d的变化不能激活进程，反映了输出q的变化与时针同步的概念。 （2）clk的变化有上升沿、下降沿之分。 clkevent and clk=1 clkevent and clk=0 如果在设计中定义clk为std_logic类型，则可以使用： 上升沿函数 rising_edge(clk) 下降沿函数 falling_edge(clk) 下面的程序有错误 library ieee; use ieee.std_logic_1164.all; entity dff2 is port(clk,a,b:in std_logic; q:out std_logic); end entity dff2; architecture dff2 of dff2 is begin p1:process(clk) begin if (clkevent and clk=1) then q=a; else q=b; --有错误 end if; end process p1; end architecture dff2; 没有任何一种电路结构或器件可以实现该逻辑。 如果if语句的条件是时钟的上升沿，则else语句默认输出q保持不变。 library ieee; use ieee.std_logic_1164.all; entity dff2 is port(clk,d: in std_logic; q: buffer std_logic); end entity dff2; architecture dff2 of dff2 is begin p1:process(clk) begin if (clkevent and clk=1) then q=d; else q=q; --若使用ELSE语句，必须要保持q状态不变。 end if; end process p1; end architecture dff2; 2、电平锁存器(latch)： 只要clk为高电平，输出端即被赋予输入端的值 library ieee; use ieee.std_logic_1164.all; entity latch1 is port(clk,d:in std_logic; q:out std_logic); end entity latch1; architecture latch1 of latch1 is begin p1:process(clk) begin if (clk=1) then --clk的值变为1 q=d; end if; end process p1; end architecture latch1; 讨论下面的进程与上面进程的区别 architecture latch1 of latch1 is begin p1:process(clk,d) begin if (clk=1) then q=d; end if; end process p1; end architecture latch1; clk的变化可以导致进程执行，d的变化也可导致进程的执行（与时钟的变化没有关系）。 3、T触发器（反转触发器） library ieee; use ieee.std_logic_1164.all; entity tff1 is port(clk,t:in std_logic; q:buffer std_logic); end entity tff1; architecture tff1 of tff1 is begin p1:process(clk) begin if rising_edge(clk)