EDA第四 VHDL设计初步(第3版).ppt

《EDA技术》 第四章 VHDL设计初步 习 题 习 题 习 题 习 题 习 题 习 题 4-4参考答案 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY EXEN IS PROT(CL,CLK0 : IN STD_LOGIC; OUT1: OUT STD_LOGIC); END ENTITY; ARCHITECTURE HALARCH OF EXEN IS SIGNAL TEMP : STD_LOGIC ; BEGIN PROCESS(CLK0) BEGIN IF CLK’EVENT AND CLK=’1’ THEN TEMP=NOT(TEMP OR CL) ; END IF; END PROCESS; OUT1 = NOT TEMP; END HALARCH; 4-5参考答案 ２输入或门 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT( a,b : IN STD_LOGIC; c : OUT STD_LOGIC); END or2a; ARCHITECTURE aa OF or2a IS BEGIN c = a or b ; EN