1什么是和holdup时间holdtime）。建立时间.docVIP

1 什么是 Setup 和 Holdup 时间？ 建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时 间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。见图 1。 如果不满足建立和保持时间的话，那么 DFF 将不能正确地采样到数据，将会出现 metastability 的情况。 如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕 量和保持时间裕量。 图 1 建立时间和保持时间示意图 2 什么是竞争与冒险现象？怎样判断？如何消除？ 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。 产生毛刺叫冒险。 如果布尔式中有相反的信号则可能产生竞争和冒险现象。 解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 3 用 D 触发器实现 2 倍分频的逻辑电路？ Verilog 描述： module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always @ ( posedge clk or posedge reset) if ( reset) out = 0; else out = in; assign in = ~out; assign clk_o = out; endmodule 图形描述： 4 什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？ 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用 oc 门来实现，由于不用 oc 门可能使 灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。 5 什么是同步逻辑和异步逻辑？ 同步逻辑是时钟之间有固定的因果关系。 异步逻辑是各时钟之间没有固定的因果关系。 6 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲 器）。 7 你知道那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？ 12，5，3.3 TTL 和 CMOS 不可以直接互连，由于 TTL 是在 0.3-3.6V 之间，而 CMOS 则是有在 12V 的有在 5V 的。 CMOS 输出接到 TTL 是可以直接互连。TTL 接到 CMOS 需要在输出端口加一上拉电阻接到 5V 或者 12V。 8 可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪些？ PAL，PLD，CPLD，FPGA。 9 试用 VHDL 或 VERILOG、ABLE 描述 8 位 D 触发器逻辑。 module dff8(clk , reset, d, q); input clk; input reset; input [7:0] d; output [7:0] q; reg [7:0] q; always @ (posedge clk or posedge reset) if(reset) q = 0; else q = d; endmodule 10 设想你将设计完成一个电子电路方案。请简述用 EDA 软件（如 PROTEL）进行设计（包 括原理图和 PCB 图）到调试出样机的整个过程。在各环节应注意哪些问题？电源的稳定上，电容的选取上，以及布局的大小。 11 用逻辑门和cmos 电路实现ab+cd 12 用一个二选一mux 和一个inv 实现异或 13 给了reg 的setup,hold 时间，求中间组合逻辑的delay 范围。 Delay period - setup - hold 14 如何解决亚稳态 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法 预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输 出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级 联式传播下去。 15 用verilog/vhdl 写一个fifo 控制器 包括空，满，半满信号。 16 用verilog/vddl 检测stream 中的特定字符串 分状态用状态机写。 17 用mos 管搭出一个二输入与非门。 18 集成电路前段设计流程，写出相关的工具。 19 名词IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Sing