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第1章 FPGA／CPLD 简介 周晓波 北京交通大学电子信息学院 xbzhou@ Contents 可编程逻辑设计技术简介 可编程逻辑器件发展简史 专用集成电路(ASIC) 可编程逻辑器件 可编程只读存储器(PROM) 紫外线可擦除只读存储器(EPROM) 电可擦除只读存储器(E2PROM) 可编程阵列逻辑(PAL) 通用阵列逻辑(GAL) 复杂可编程逻辑器件(CPLD) 现场可编程逻辑器件(FPGA) 片上可编程系统(SOPC) Contents FPGA基本结构 FPGA基本结构 1. 可编程输入/输出单元 可编程I/O单元 2. 基本可编程逻辑单元 基于SRAM工艺 查找表(LUT，Look up Table) 纯组合逻辑功能 寄存器(Register) 同步时序逻辑设计 FPGA基本结构 寄存器和查找表的组合模式 Altera LE (Logic Element，逻辑单元) 一个register，一个查找表 Xilinx slice FPGA基本结构 嵌入式块RAM 目前大多数FPGA都有内部的块RAM(BLOCK RAM)。 丰富的布线资源 FPGA基本结构 底层嵌入功能单元 内嵌专用硬核 CPLD基本结构 CPLD基本结构 可编程I／O单元 基本逻辑单元 布线池、布线矩阵 FPGA和CPLD的比较 FPGA/CPLD v.s ASIC 大规模、高集成度、高可靠性的优点 克服了ASIC设计周期长、投资大、灵活件差的缺点 FPGA/CPLD 特点 规模越来越大 开发过程投资小 FPGA、CPLD一般可以反复地编程、擦除 内嵌CPU或DSP内核 内嵌高性能ASlC的Hard Core FPGA和CPLD的比较 FPGA和CPLD的比较 FPGA和CPLD的比较 Contents FPGA／CPLD的设计流程 FPGA／CPLD的设计流程 (1) 电路设计与输入 (2) 功能仿真 (3) 综合优化 (4) 综合后仿真 (5) 实现与布局布线 布局布线 PAR(Place and Route) 所谓布局(PAR)是指将逻辑网表中的硬件原语或者底层单元合理地适配到FPGA内部的硬件结构上。 所谓布线(Route)是指根据布局的拓扑结构，利用FPGA内部的各种连线资源，合理正确连接各个元件的过程。 (6) 时序仿真与验证 (7) 板级仿真与验证 (8) 调试与加载配置 Contents FPGA／CPLD的常用开发工具 Quatus II中集成的EDA开发工具可以分为两类 一类是AItera自己提供的软件工具 第三方工具 一、设计输入工具 HDL语言输入 原理图设计输入 IP CORE输入 状态机输入、直值表输入和波形输入 FPGA／CPLD的常用开发工具 二、综合工具 Synplify 三、仿真工具 ModeISim ActiveHDL 测试激励生成器 四、实现与优化工具 五、后端辅助工具 六、验证调试工具 小结 FPGA/CPLD结构 FPGA/CPLD开发流程 FPGA/CPLD工具 可编程逻辑器件设计技术简介 1 FPGA/CPLD的基本结构 2 FPGA/CPLD的设计流程 3 FPGA/CPLD的常用开发工具 4 可编程逻辑器件设计技术简介 1 FPGA/CPLD的基本结构 2 FPGA/CPLD的设计流程 3 FPGA/CPLD的常用开发工具 4 对FPGA而言，时序约束和仿真很重要 稳定 不确定 Pin to pin延时 FPGA适合实现时序逻辑，CPLD适合实现组合逻辑 少 多 触发器数量 多为乘积项，工艺多为E2CMOS 多为LUT加register结构，实现工艺为SRAM 结构工艺 备注 CPLD FPGA 项目 FPGA掉电丢失 烧写ROM 两种：外挂flash；基于RAM 编程与配置 CPLD实现低成本设计 成本低，价格低 成本高，价格高 成本与价格 FPGA实现复杂设计；CPLD实现简单设计 规模小，逻辑复杂度低 规模大，逻辑复杂度高，千万门级 规模与逻辑复杂度 备注 CPLD FPGA 项目 简单的逻辑功能 复杂的时序功能 适用的设计类型 FPGA布线灵活，但是需要时序约束、仿真 集总式，相对 布线资源有限 分布式，丰富的布线资源 互联结构，连线资源 好 一般保密性差 保密性 备注 CPLD FPGA 项目 可编程逻辑器件设计技术简介 1 FPGA/CPLD的基本结构 2 FPGA/CPLD的设计流程 3 FPGA/CPLD的常用开发工具 4 系统设计 电路设计与输入 功能仿真是否正确 综合优化 是否为综合优化 的问题? N Y Y N 综合后仿真 是否正确 N 实现与布局布线 布局布线后仿真 与验证是否正