数字系统设计实验---非归零码-曼切斯特码的转换器实验.docVIP

深 圳 大 学 实 验 报 告 课程名称： 数字系统设计与VHDL 实验项目名称： 非归零码-曼切斯特码的转换器 学院： 信息工程学院 专业： 电子信息工程 指导教师： 报告人： 学号：2009100000 班级： 1班 实验时间： 2011年11月10日 实验报告提交时间： 2011年11月28日 教务处制 一、实验目的与要求： 1、理解和掌握非归零码-曼彻斯特码的含义，并进一步进行它们之间的转换，加深对非归零码-曼彻斯特码的理解与运用。 2、通过编写代码并且仿真验证代码的正确性，熟悉开发环境，进一步掌握设计型实验代码的编写和仿真，加深对这门课的理解。 ------------------------------------------------------------------------------------------------ 二、实验原理 设计一个非归零码-曼彻斯特码的转换器 实验原理：设计一个Moor时序电路，把NRZ编码序列转换成曼彻斯特编码序列。为此，我们将使用频率为基本比特频率二倍的时钟(CLOCK2)。如果所传输的NRZ码序列是0，那么它将持续两个CLOCK2时钟周期；如果是1，它也将持续两个CLOCK2时钟周期，因此这种时钟脉冲下，从状态S0开始，输入序列只能是00或11，而且对应的输出序列是01或10，当收到第一个0时，电路达到状态s，，并输出0；当收到第二个0时，电路达到S2，并输11。同样，从状态S0开始，如果收到第一个1，电路达到状态s3，并输出1；当收到第二个1的时候，电路必须转移到输出为0的状态，此状态So比较合适，因为其输出为0，且电路又处于准备接收下一个00或1l序列。如果在状态S2下收到00序列，电路可以转移到状态S1，然后返会到状态S0，如果在状态S2下收到11序列，电路可以转移到状态品然后返到状态S0。详细原理参考课本p20。 -------------------------------------------------------------------------------------------------- 三、实验方法、过程： 1、编写实验代码： -- 非归零码--曼彻斯特码的转换器-- library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity moore is --实体部分 port (clk, x, reset: in std_logic; z: out std_logic); end moore; architecture Behavioral of moore is type state_type is ( s0, s1, s2, s3); ---- 状态说明 signal state,current_state, next_state: state_type; begin Process1_1: process (clk , reset) ----时钟进程，加与复位电路 begin if reset = 1 then state = s0; ----状态机复位 elsif clkevent and clk = 0 then current_state = next_state; end if; end process; Process1_2: process (state,current_state, next_state,x ) ----组合进程