序向逻辑探讨优秀培训书.pptVIP

Sequential circuits 包含一個組合電路，和一個儲存單元並且產生一個回饋電路 狀態：具有狀態的觀念，目前的狀態稱為current state 下一個狀態和目前的輸入和上一個儲存單元中所儲存的狀態有關。 同步時脈序向電路 可記憶單元 Latch(閂鎖) 直到輸入信號送出來指示要切換狀態為止，該儲存元件可以無限期地維持原先的狀態 SR latches D latches Flip-Flop(正反器) 邊緣觸發型的記憶單元 Master slave flip-flop Edge-triggered flip-flop RAM and ROM—A mass memory element 閂鎖 最基本的flip-flop正反器元件 所有的flip-flop均由閂鎖所構成 可以用來儲存二進位資訊並且處理非同步邏輯 在同步電路中並不實用 在同步電路中盡量避免使用閂鎖 閂鎖器 SR閂鎖：由一對NOR閘所構成之 SR閂鎖器，兩個互補輸出 分為兩種狀態 S=1, R=0?set state (Q會變成1) S=0, R=1?reset state (Q會變成0) S=0, R=0?保持目前的值 NAND組成之閂鎖 由NAND閘所構成之SR閂鎖器 Pulsed(or clocked, gated) flip-flop(latch) RS 正反器，因R及S輸入後，立刻輸出Q，所以稱為通透的(transparent)。 閘控正反器( gated flip-flop)另用在RS正反器輸入端加上邏輯閘，以達成控制正反器之目的。 計時RS正反器(clocked RS flip-flop) 計時D型正反器(clocked D-type flip-flop) Gated flip-flop 計時RS正反器(clocked flip-flop)在基本RS正反器輸入端加上兩個AND閘，以控制其禁能或致能。 當ENABLE=H ? 輸出跟著變化 ENABLE=L ? 輸出維持上次結果 tn是發生在加入EN輸入的NT前，tn+1發生在NT後。 具有控制輸入之SR閂鎖器 D型閂鎖器(D Latch) 閘控正反器 應用於資料儲存4個D型閂鎖由同步的計時脈波驅動，當計時脈波為高準位時，輸入資料就被載入到正反器而輸出；當計時脈波為低準位時，輸出保持原資料。 各種閂鎖器之符號圖 正反器 一裝置或電路若有兩個穩定狀態稱為雙穩態(bistable)。 雙穩態電路構成的正反器(flip-flop)有兩個穩定狀態，輸出0V或+5V。其狀態會維持到輸入改變才可能有變化，因此有記憶功能。 任何雙穩態裝置均可儲存一位元的資料。 正反器常稱為閂鎖(latch)。 正反器的時脈 閂鎖器和正反器之時脈響應 邊緣觸發RS正反器 正緣觸發RS正反器將計時脈波加至正脈波形成電路，以產生的PT控制正反器的通透性。也就是說，此正反器僅在PT期間才通透，其他時間則否。 邊緣觸發RS正反器 負緣觸發RS正反器正反器僅在NT期間才通透，其他時間則否。 邊緣觸發D型正反器 邊緣觸發D型正反器(edge-triggered d flip-flop)此種D型正反器僅在計時脈波的某依特定時間點（如PT點）對資料位元取樣。 當C為低準位，Q保持（閂鎖）前一狀態值。當C的正緣(PT)發生時，資料位元即被載入。 邊緣觸發D型正反器 D型主僕正反器 Master?正緣觸發 Slave?負緣觸發 D型正緣觸發正反器 D型邊緣觸發正反器之符號圖 邊緣觸發JK正反器 正緣觸發JK正反器RS正反器在R=S=1時會使輸出有不允許的狀態，使Q無法預測。JK正反器可解決此種現象。 JK正反器 圖5-12(a)之D輸入端之電路方程式為 T型正反器 :屬互補式之正反器 圖5-13(b)T型正反器之D輸入端表示式為 特性表 表5-1 正反器的特性表 正反器之特性表 特性方程式 D型正反器之特性方程式為 JK正反器之特性方程式為 T型正反器之特性方程式為 圖5-15是由兩個D型正反器及邏輯閘所構成之時控序向電路 5-4時控序向電路分析 狀態方程式: 圖5-15電路之狀態方程式為 或表示為 狀態表 圖5-15的狀態表 另一種形式的狀態表 表5-3 狀態表的第二種形式 狀態圖 表5-3的結果可用狀態圖表示 如圖5-16 圖5-17 具有D型正反器的序向電路 D型正反器的分析 圖5-17之輸入及輸出方程式為 因為對D型正反器而言, 其次一狀態與輸入D相同 JK正反器的分析 一個使用JK或T正反器的序向電路，其次態值可由下列程序獲得： 1、用現態和輸入變數的觀點決定正反器