05.3电平异步时序逻辑电路分析.pptVIP

按电路工作方式划分 同步(Synchronous)时序电路——存储电路由带时钟控制的触发器组成，电路状态的改变由系统统一时钟控制。时钟到来前的状态为 “现态”，时钟到来后的状态为 “次态”。 异步(Asynchronous)时序电路 ——存储电路由触发器或延时元件组成，时序电路中状态的改变不受统一时钟的控制，输入的变化将直接导致输出的变化。 5．3 电平异步时序逻辑电路 信号在短时间内发生两次变化称为脉冲，若高电平持续时间较长称为电平，因此，电平是脉冲的一种特定形式。 5.3.1 电平异步时序逻辑电路的特点 1．电平异步时序逻辑电路的结构模型 电平异步时序逻辑电路结构模型特点： ⑴ 电路输出状态的改变是由输入电位x的变化直接引起。 ⑵ 二次状态 y 是激励状态 Y 经Δt 延迟 后的 “重现”。 ⑶ 输入信号的一次变化可能引起二次状态的多次变化。 2．输入信号的约束 输入信号的变化将引起输出和状态的变化，为保证电路可靠工作，对输入信号做以下约束： ⑴ 不允许两个或两个以上信号同时变化 ⑵ 电路进入稳定状态后才允许输入信号发生变化 3．流程表和总态图 使用流程表和总态图描述电路的工作过程和逻辑功能。 总态：电路输入和二次状态的组合，记作（x，y）。在流程表中，代表某个二次状态的行和代表某种输入取值的列的交叉点称为总态。 当输入信号作相邻变化不引起电路状态变化时，在表内总态作水平移动； 当输入信号作相邻变化引起电路状态变化时，总态先作水平移动至非稳态，再作垂直移动至稳态。 例：用或非门构成的 R – S 触发器为简单电平异步时序逻辑电路。 例：分析该电平异步时序逻辑电路 ⑶ 作出总态图 t0 t1 t2 t3 t4 t5 t6 t7 t 8 x2 x1 y2 y1 Z Δt Δt Δt Δt Δt Δt * * S2 / 0 S3 / 0 S4 / 0 S0 / 1 S1 / 0 S1 / 0 S2 / 0 S3 / 0 S4 / 0 S0 / 1 S0 S1 S2 S3 S4 x = 1 x = 0 次态 / 输出 Z 现态 x1 Z1 xn Zm ys … y1 Y1 … Yr 组合电路 存储电路 时钟 CP ： ： 同步时序逻辑电路 脉冲异步时序逻辑电路 1/0 0/0 S0 0/1 0/0 S4 S1 0/0 1/1 1/0 0/0 S3 S2 异步时序逻辑的分类： （1）电平型异步时序逻辑电路：触发器的翻转受触发信号的电平高低控制，接收作用的时间长； （2）脉冲型异步逻辑时序电路：触发器的翻转仅在触发信号的有关跳变沿发生，接收作用的时间短，较易把握。 x1 Z1 : : xn 组合电路 Zm yr … y1 Δt1 Y1 … Yr : Δtr 延迟 延迟 电路同样由组合电路和存储电路组成，但存储电路是由反馈回路中