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* 數位邏輯 第九章 循序邏輯應用 9-1 計數器 9-2 跑馬燈 9-3 紅綠燈 數位邏輯 9-1 計數器 一、上數 型非同步計數器電路 數位邏輯 乃是將前級正反器的標準輸出 Q，連接到後級正反器的時脈輸入端，脈波數愈多，計數值就愈大，且每次均增 1，電路、時序圖、狀態表如圖所示，假設各正反器初始值均為 0，因每個正反器之 J 與 K均接至 1，在時脈輸入第一個負緣時，正反器 A 輸出由 0 →1。在時脈輸入第二個負緣時，正反器 A輸出轉態，由 1→0，而正反器 B 是由正反器 A 的輸出脈波來觸發，故此時正反器 B 輸出由 0 →1。 在時脈輸入第三個負緣時，正反器 A 輸出轉態，由 0 →1。在時脈輸入第四個負緣時，正反器 A 轉態，由 1→0，正反器 B 則由 1→0，而正反器 C 是由正反器 B 的輸出脈波來觸發，故此時正反器 C 輸出由 0 →1，依此類推。 數位邏輯 二、下數 型非同步計數器電路 數位邏輯 乃是將前級正反器的補數輸出 ，連接到後級正反器的時脈輸入端，脈波數愈多，計數值就愈小，且每次均減 1，電路、時序圖、狀態表如圖所示，原理類似上數型，但注意在描繪正反器 B 輸出波形時，要把正反器 A 的輸出脈波反相，而在描繪正反器 C 輸出波形時，要把正反器 B 的輸出波形反相。其餘計數狀態、最大計數值與計數範圍均與上數型相同。 數位邏輯 三、上 / 下數 型非同步計數器電路 數位邏輯 乃是將前後正反器的標準輸出 Q、補數輸出 ，透過組合邏輯電路，連接到後級正反器的時脈輸入端，此組合邏輯電路為一資料選擇器（多工器），當 時，Gate1、Gate3 致能，除了第一個正反器由計數脈波觸發外，其餘正反器均由前一級正反器的標準輸出 Q 所觸發，為一上數計數器，當 時，Gate2、Gate4致能，除了第一個正反器由計時脈波觸發外，其餘正反器均由前一級正反器的補數輸出 所觸發，為一下數計數器。 數位邏輯 四、非 型非同步計數器之設計步驟 當計數模數不是　倍數而為 N 時，則令計數到 N 值時，將之重置歸零，重新再數，即可得到模數為 N 之計數器。歸零方法為利用正反器之清除端 CLR 與NAND Gate 即可達成，設計步驟如下： 1. 依模數 N 決定所需正反器數目 n，n 必須滿足 。 2. 將 N 值化為二進位值。 3. 將對應於 N 值的二進位值中，諸「1」的正反器標準 輸出端 Q，連接到NAND Gate的輸入端，並將NAND Gate 輸出端接到所有正反器的清除端 CLR。 數位邏輯 五、同步計數器之設計步驟 二進同步計數器與非同步計數器一樣，也包括計數模數 型 ( 上數型、下數型、上 / 下數型 ) 與計數模數非 型，甚至不規則計數型，無論是哪一種二進同步計數器，其設計步驟均相同，如下所示： 1. 依模數 N 決定所需正反器數目 n，n 必須滿足 。 2. 畫出狀態圖。 3. 參考正反器激勵表，列出狀態激勵表(狀態與激勵輸入複合表 )。 4. 利用卡諾圖化簡每一個正反器輸入之最簡布林代數式 (未出現的狀態，正反器之輸入均以「×」視之 )。 5. 畫出二進同步計數器電路。 數位邏輯 六、環形計數器電路 數位邏輯 多由 D 型正反器所組成 ( 亦可由 JK 正反器所組成 )，電路如圖所示，最後一級的正反器標準輸出 Q 接回至第一級正反器的輸入端，構成如環狀般，故謂之環形計數器，首先利用預置功能，設定初始值 ，當時脈輸入時，每一個正反器的輸入依序向右移動，故 依序由 001→010 →100 →001 ( 回到初始值 )，計數模數為 3，且每個正反器的除頻數均相等。 數位邏輯 七、偶數模數型強生計數器電路 數位邏輯 偶數模數型多由 D 型正反器所組成 ( 亦可由 JK正反器所組成 ) ，電路如圖所示，最後一級的正反器補數輸出 接回至第一級正反器的輸入端，首先利用清除功能，設定初始值 ，當時脈輸入時，每一個正反器的輸入依序向右移動，故 依序由 000 → 001 → 011 → 111 → 110 →100 → 000 ( 回到初始值 )，計數模數為 6，且每個正反器的除頻數均相等。 數位邏輯 八、奇數模數型強生計數器電路 數位邏輯 奇數模數型一定要