实验七 100进制计数器设计.docxVIP

实验七 100进制计数器设计实验报告一、实验要求1、GW48实验箱；2、用层次设计方式设计100进制计数器，并进行编译、仿真、下载；3、总结实验步骤和实验结果。二、实验内容在数字系统中，计数器不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。常用的计数器包括加法计数器、减法计数器和加减可逆计数器。用层次化设计方法设计一个可控的100进制计数器的计数、译码电路，（1）计数器的时钟输入信号为1s（2）计数器的功能是从0到99计数，输出显示采用8421BCD码的编码方式。（3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下（如下表所示），计数器具有复位、增或减计数、暂停功能。ClrPlusMinus功能0XX复位为0110递增计数101递减计数111暂停计数这里作为的层次设计方法是指“Top-Down”的设计方法，它能够把复杂的设计分解为许多简单的逻辑来实现。本例中可分为两个子模块，一个是计数模块，一个是译码模块，由顶层模块将两个子模块组合起来。多层次结构电路的描述既可以采用文本方式，也可以用图形和文本混合设计的方式，这里我们采用文本方式。（1）计数器模块设计Modulezdws(q,clk,clr,plus,minus);inputclk,clr,plus,minus;output[7:0]q;reg[7:0]q;always@(