实验七 100进制计数器设计.docx

实验七 100进制计数器设计实验报告一、实验要求1、GW48实验箱；2、用层次设计方式设计100进制计数器，并进行编译、仿真、下载；3、总结实验步骤和实验结果。二、实验内容在数字系统中，计数器不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。常用的计数器包括加法计数器、减法计数器和加减可逆计数器。用层次化设计方法设计一个可控的100进制计数器的计数、译码电路，（1）计数器的时钟输入信号为1s（2）计数器的功能是从0到99计数，输出显示采用8421BCD码的编码方式。（3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下（如下表所示），计数器具有复位、增或减计数、暂停功能。ClrPlusMinus功能0XX复位为0110递增计数101递减计数111暂停计数这里作为的层次设计方法是指“Top-Down”的设计方法，它能够把复杂的设计分解为许多简单的逻辑来实现。本例中可分为两个子模块，一个是计数模块，一个是译码模块，由顶层模块将两个子模块组合起来。多层次结构电路的描述既可以采用文本方式，也可以用图形和文本混合设计的方式，这里我们采用文本方式。（1）计数器模块设计Modulezdws(q,clk,clr,plus,minus);inputclk,clr,plus,minus;output[7:0]q;reg[7:0]q;always@(posedgeclk or negedgeclr)beginif(!clr) q=8h00;elsecase({plus,minus})2b10:begin //递增if(q[3:0]==4d9)beginq[3:0]=4d0;if(q[7:4]==9)q[7:4]=4d0;else q[7:4]=q[7:4]+1b1;endelse q[3:0]=q[3:0]+1b1;end2b01:begin //递减if(q[3:0]==4d0)beginq[3:0]=4d9;if(q[7:4]==0)q[7:4]=4d9;else q[7:4]=q[7:4]-1b1;endelse q[3:0]=q[3:0]-1b1;end2b11:q=q; //暂停default:q=4bx;endcaseendendmodule（2）译码电路模块module BCD(in,out);output[6:0]out;input[3:0]in;reg[6:0]out;always@(in)begincase(in) 4d0:out=7b1111110; 4d1:out=7b0110000; 4d2:out=7b1101101; 4d3:out=7b1111001; 4d4:out=7b0110011; 4d5:out=7b1011011; 4d6:out=7b1011111; 4d7:out=7b1110000; 4d8:out=7b1111111; 4d9:out=7b1111011;default:out=7bx;endcaseendendmodule（3）顶层电路模块module top(out1,out2,clk,clr,plus,minus);output[6:0]out1,out2;inputclk,clr,plus,minus;wire[7:0]qout;zdws u1(qout,clk,clr,plus,minus);//模块调用，端口采用位置对应调用法bcd u2(qout[7:4],out1);bcd u3(qout[3:0],out2);endmodule硬件逻辑验证：选择实验电路结构图NO.6.可取实验电路结构图的PIO40~PIO46接out1[6..0],PIO32~PIO38接out2[6..0],CLOCK0接clk，PIO13接clr（键8），PIO12接plus（键7），PIO11接minus（键6）。三、实验步骤1、实验源程序2、编译3、芯片选择及仿真1）芯片选择2）仿真结果BCD模块仿真：top模块仿真：通过仿真，知结果正确，可以进行引脚锁定及下载4、选择电路模式并引脚锁定1）电路模式NO.62）引脚锁定NodeI/O接口引脚号NodeI/O接口引脚号ClkCLOCK254Out15PIO4188ClrPIO1327Out16PIO4087MinusPIO1123Out20PIO3883PlusPIO1226Out21PIO3782Out10PIO4695Out22PIO3681Out11PIO4592Out23PIO3580Out12PIO4491Out24PIO3479Out13PIO4390Out25PIO3378Out14