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第5章 触发器 应用举例 5.同步触发器的空翻 5.2.2 同步D触发器 4. 工作波形（又称为时序图，设初态为0 ） 图4-10　主从RS触发器的时序图 置1 置0 置1 2.主从JK触发器 J=1 K=0时，CLK＝1期间主触发器置1； CLK下降沿到达时，从触发器置1，Q*=1。 1 0 1 1 0 1 J=0 K=1时，CLK＝1期间主触发器置0； CLK下降沿到达时，从触发器置0，Q*=0。 0 0 0 0 J=0 K=0时，触发器保持原来状态不变， Q*=Q。 1 1 J=1 K=1时， Q=0,G7 输出0，主触发器置1，CLK↓,Q*=1； Q=1,G8 输出0，主触发器置0，CLK↓,Q*=0。 Q*=Q′ JK触发器的特性表 00保持 11翻转 相异时取决于J 具有多输入端的主从JK触发器，输入端J1和J2、K1和K2是与的关系。 集成主从JK触发器 低电平有效 低电平有效 CP下降沿触发 CLK J K Q Q O O O O O t t t t t [例]在主从JK触发器电路中，若CLK、J、K的波形如图所示，试画出Q、 Q端对应的电压波形。假定触发器的初始状态为Q=0。 例2： 脉冲触发方式的动作特点: （1）触发器翻转分两步动作： 第一步，在 CLK＝1期间主触发器接收输入端信号，被置成相应的状态，从触发器不变； 第二步，CLK下降沿到来时从触发器按照主触发器的状态翻转，输出端Q和Q′的状态改变发生在CLK下降沿。 （2）在CLK=1的全部时间里输入信号都将对主触发器起控制作用。 例3： 0 1 第二个CLK＝1期间，Q=1,J=0,K=1,主触发器被置0；虽然CLK下降沿到达时又回到K=0,但从触发器输出Q*=0. 0 1 1 第三个CLK=1期间，Q=0，J=K=1,主触发器被置1，虽然CLK下降沿到达时又回到J=0,从触发器保持输出Q*=1。 5.2.4 　COMS边沿D触发器 1.电路组成及逻辑符号 CMOS边沿D触发器 （a） 逻辑电路 （b）逻辑符号 边沿触发方式 边沿触发器：靠CLK脉冲上升沿或下降沿进行触发。 正边沿触发器：靠CLK脉冲上升沿触发。 负边沿触发器：靠CLK脉冲下降沿触发。 触发方式：边沿触发方式。 可提高触发器工作的可靠性，增强抗干扰能力。 2. 工作原理 （1）当CLK=0时，CLK1=1、CLK2=0，FF1工作，G1=D。FF2保持原态。 （2）当CLK由0跳变到1时，CLK1=0、CLK2=1,G1保持，FF2工作，Q=G1。 　可知，工作过程分为两步： 　第一步，CLK=0时，FF1接收D的信号，并有G1=D，而FF2是维持原来的状态不变。 　第二步，CLK从0变为1，FF1的状态送入FF2，使Q =G1。在CLK=1期间，输入信号不能进入FF1。 触发方式：边沿触发方式（CLK上升沿有效）。　　该触发器是靠CLK上升沿沿触发的，触发器的新状态由CLK脉冲上升沿到来之前输入信号D的状态决定。 3. 功能表（只在CLK上升沿有效 ） 　CMOS边沿D触发器的功能表 带异步置位 、复位端的CMOS边沿触发D触发器 异步置位端（高电平有效） 异步复位端（高电平有效） 2.维持阻塞边沿触发器 多输入端 上升沿触发 低电平有效 3.利用门电路传输延迟时间的边沿触发器 下降沿触发 特性表 边沿触发器动作特点: 触发器的次态仅仅取决于时钟信号的上升沿（下降沿）到达时输入的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出的状态没有影响。 边沿触发器有效地提高了触发器的抗干扰能力，因而也提高了电路的工作可靠性。 集成边沿D触发器 注意：CC4013的异步输入端RD和SD为高电平有效。 CP上升沿触发 集成边沿JK触发器 ①74LS112为CP下降沿触发。 ②CC4027为CP上升沿触发，且其异步输入端RD和SD为高电平有效。 注意 5.3 触发器的逻辑功能 5.3.1 RS触发器 5.3.2 D触发器 5.3.3 JK触发器 5.3.4 T触发器 5.4 集成触发器及其应用 5.4.1 集成JK触发器 5.4.2 集成D触发器 5.4.3 集成触发器的应用举例 本章小结 结束 放映 复习 同步触发器的触发方式？ 什么是同步触发器的空翻？ 主从触发器的触发方式？ 边沿触发器的触发方式？ Ｄ触发器的逻辑功能？ 触发器的分类： 按逻辑功能不同：RS锁存、D触发器、JK触发器、T触发器和T′触发器等。 按触发方式不同：电平触发器、边沿触发器和主从触发器等。 按