华东理工大学Verilog HDL-EDA3讲义.ppt

模块的结构 module 模块名(端口名1，端口名2，端口名3，…….)； 　　　　端口类型说明（input,output,inout）; 　　　　参数定义（可选）； 数据类型定义（wire,reg等）； 实例化低层模块和基本门级元件； 连续赋值语句（assign）； 过程块结构（initial和always） 行为描述语句； Endmodule 华东理工大学 East China University of Science And Technology 华东理工大学 East China University of Science And Technology 第三讲 常用Verilog 语法之一 3.1 模块的结构 Verilog的基本设计单元是“模块”(block) 。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。 module block1(a, b, c, d); input a, b; output c, d; assign c = a | b; assign d