时序约束与时序研究报告.ppt

时序向导 指定个别时序约束 指定个别时钟要求 个别时序约束 输入最大最小延时 输出最大最小延时 反相时钟 非时钟 tCO要求（最大、最小）、 tSU要求、 tH要求、 tPD要求 剪除时序路径 个别时序约束的对象 单点 点到点 通配符 时序组 指定个别时钟要求 时钟分类： 独立时钟 衍生时钟 指定个别时钟要求 独立时钟之间是非相关时钟，而独立时钟和其衍生时钟之间是相关时钟，缺省情况下，QuartusII不分析非相关时钟之间的路径。 指定独立时钟要求时，须显式指定该时钟的Fmax和占空比。 指定衍生时钟要求时，只需指定衍生时钟相对于产生该衍生时钟的独立时钟的相位差、分频或倍频比等参数。 指定个别时钟要求 指定个别时钟要求 * * Timing analyzer： Timing analyzer settings：时序分析设置，包括目标器件、时序分析报告中报告的内容、时序约束。 Timing analyzer summary：时序分析概要 Clock setup：时间建立关系 tsu：输入建立时间 th：输入保持时间 tco：时钟到输出延时 tpd：管脚到管脚延时 Minimum tpd tco：最小tpd tco * clock skew：The difference in the arrival time of a clock signal at two different registers, which can be caused by path length differences between two clock paths, or by using gated or rippled clocks. Clock skew is the most common cause of internal hold violations. * 同步系统的运行速度 即同步时钟的速度。同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间处理的数据量就愈大。 setup slack = (setup relationship) - (maximum clock pin to source register delay + tCO of source register + register-to-register delay + tSU of destination register - minimum clock pin to destination register delay) * * * * * slack = required maximum point-to-point time - actual maximum point-to-point time * * An internal hold violation is usually the result of clock skew in the design. hold slack = (minimum clock pin to source register delay + tCO of source + register to register delay - tH of register - maximum clock pin to destination register delay) - (hold relationship) * 时序约束与时序分析 设计中常用的约束 设计中常用的约束（Assignments或Constraints）主要分为3类： 时序约束：主要用于规范设计的时序行为，表达设计者期望满足的时序条件，指导综合和布局布线阶段的优化算法等。 区域与位置约束：主要用于指定芯片I/O引脚位置以及指导实现工具在芯片特定的物理区域进行布局布线。 其他约束：泛指目标芯片型号、接口位置，电气特性等约束属性。 时序约束的主要作用 提高设计的工作频率 通过附加时序约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。 获得正确的时序分析报告 QuartusII的静态时序分析（STA）工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入时序约束，以便STA工具能输出正确的时序分析结果。 静态时序分析与动态时序仿真的区别 动态时序仿真是针对给定的仿真输入信号波形，模拟设计在器件实际工作时的功能和延时情况，给出相应的仿真输出信号波形。它主要用于验证设计在器件实际延时情况下的逻辑功能。由动态时序仿真报告无法得到设计的各项时序性能指标，如最高时钟频率等。 静态时序分析则是通过分析每个时序路径的延时，计算出设计的各项时序性能指标，如最高时钟频率、建立保持时间等，发现时序违规。它仅仅聚焦于时