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第3章 Nios II体系结构 3.1 Nios II处理器结构 Nios II是一种软核(Soft-Core)处理器。 所谓软核，是指未被固化在硅片上，使用时需要借助EDA软件对其进行配置并下载到可编程芯片(比如FPGA)中的IP核。软核最大的特点就是可由用户按需要进行配置。 3.1 Nios II处理器结构 Nios II软核处理器简介 Nios II 处理器系列包括三种内核 Nios II采用哈佛结构，数据总线和指令总线分开。 为了调试方便，Nios II处理器集成了一个JTAG调试模块。 为了提高系统的整体性能，Nios II内核不仅可以集成数据Cache和指令Cache，还带有紧耦合存储器TCM接口。TCM可以使Nios II处理器既能提高性能，又能获得可预测的实时响应。 Nios II把外部硬件的中断事件交由中断控制器管理，内核异常事件交由异常控制器管理。 Nios II的寄存器文件包括32个通用寄存器和6个控制寄存器，Nios II结构允许将来添加浮点寄存器。 3.2 Nios II的寄存器文件 Nios II的控制寄存器 Nios II的控制寄存器共有6个，它们的读/写访问只能在超级用户模式(Supervisor Model)下由专用的控制寄存器读/写指令(rdctl和wrctl)实现。 通过控制寄存器一览表，来了解控制寄存器各位的意义。 3.2 Nios II的寄存器文件 Nios II的控制寄存器 Nios II的控制寄存器共有6个，它们的读/写访问只能在超级用户模式(Supervisor Model)下由专用的控制寄存器读/写指令(rdctl和wrctl)实现。 通过控制寄存器一览表，来了解控制寄存器各位的意义 3.3 算术逻辑单元(ALU) Nios II ALU支持的操作 3.3 算术逻辑单元(ALU) 未实现的指令 用户指令 浮点指令 3.4 复位信号 Nios II处理器支持两个复位信号：reset和cpu_resetrequest reset:是一个强制处理器核立即进入复位状态的全局硬件复位信号。 cpu_resetrequest:是一个可以让CPU复位但不影响Nios II系统其它外设的局部复位信号。 3.4 复位信号 3.4 复位信号 以下部件的状态在复位后是不确定的： 通用寄存器(除zero(r0)：总是存放0值)； 控制寄存器(除status(ct10),被置为0x0)； 指令和数据存储器。 Cache(除与复位地址关联的指令Cache); 与CPU相连的各外设，各外设复位后的状态要具体参考各外设的手册； 用户指令逻辑在复位后的状态要参看用户指令逻辑的手册或说明。 3.5 Nios II处理器运行模式 3.5 Nios II处理器运行模式 Nios II 处理器3种运行模式切换 3.6 异常和中断控制器 异常控制器 Nios II体系结构提供一个简单的非向量异常控制器来处理所有类型的异常。 中断控制器 Nios II体系结构支持32个外部硬件中断，即irq0~irq31。每个中断对应一个独立的中断通道。 3.7 Nios II的异常处理 异常类型 3.7 Nios II的异常处理 3.7 Nios II的异常处理 异常硬件处理流程 当异常发生后，处理器会依次完成以下工作： 3.7 Nios II的异常处理 3.7 Nios II的异常处理 3.7 Nios II的异常处理 3.7 Nios II的异常处理 3.7 Nios II的异常处理 3.8 存储器及I/O结构 3.8 存储器及I/O结构 3.8 存储器及I/O结构 3.8 存储器及I/O结构 3.8 存储器及I/O结构 3.8 存储器及I/O结构 3.8 存储器及I/O结构 高速缓存(Cache) Nios II结构的指令主端口和数据主端口都支持高速缓存。 作为Nios II处理器组成部分的高速缓存在SOPC Builder中是可选的，这取决于用户对系统存储性能以及FPGA资源的使用要求。包含高速缓存不会影响程序的功能，但会影响处理器取指和读/写数据时的速度。 高速缓存改善性能的功效是基于以下前提的： 1．常规存储器位于片外，访问时间比片内存储器要长。 2．循环执行的、最大的，关键性能的指令序列长度小于指令高速缓存。 3．关键性能数据的最大块小于数据高速缓存。 3.8 存储器及I/O结构 3.8 存储器及I/O结构 3.8 存储器及I/O结构 3.8 存储器及I/O结构 紧耦合存储器介绍 实际上，紧耦合存储器是Nios II处理器内核上的一个独立的主端口，与指令或数据主端口类似。Nios II结构指令和数据访问都支持紧耦合存储器。Nios II内核可以不包含紧耦合存储器，也可以包含一个或多个