北大数字集成电路课件--4_verilog_testfixture的编写.pptVIP

数字集成电路设计入门 --从HDL到版图 于敦山 北大微电子学系 第四章 设计举例 进一步学习Verilog的结构描述和行为描述 Verilog混合（抽象）级仿真 学习目标： 语言的主要特点 module(模块) module能够表示： 物理块，如IC或ASIC单元 逻辑块，如一个CPU设计的ALU部分 整个系统 每一个模块的描述从关键词module开始，有一个名称（如SN74LS74，DFF，ALU等等），由关键词endmodule结束。 module是层次化设计的基本构件 逻辑描述放在module内部 语言的主要特点—模块端口(module ports) 端口在模块名字后的括号中列出 端口可以说明为input, output及inout 端口等价于硬件的引脚(pin) 注意模块的名称DFF，端口列表及说明 模块通过端口与外部通信 语言的主要特点 模块实例化(module instances) module DFF (d, clk, clr, q, qb); .... endmodule module REG4( d, clk, clr, q, qb); output [3: 0] q, qb; input [3: 0] d; input clk, clr; D