第二章低功率SOC系统降低串音干扰的编码产生器.doc

SOC系統晶片設計 產品規格書 Low_power_system_on_chip_bus_encoding_scheme_with_crosstalk_noise_reduction_capability 指導老師： 陳朝烈 老師 學生： 9852003 石憲傑 9852019 林佳駿 9852046 許家豪 出處：Z. Khan, T. Arslan and A.T. Erdogan IEE Proc.-Comput. Digit. Tech., Vol. 153, No. 2, March 2006  目錄 第一章：系統簡介 4 1.1系統 (System) 4 1.1.1目標 (Purpose) 4 1.1.2系統名稱 (Identification) 4 1.1.3概觀 (Overview) 4 1.2文件 (Document) 5 1.2.1目的 (purpose) 5 1.2.2接受準則 (Acceptance Criteria) 5 1.2.3符號描述 (Notation Description) 5 1.2.4優先次序定義 (Priority Definition) 5 第二章：低功率SOC系統降低串音干擾的編碼產生器 7 2.1 系統描述 (System Description) 7 2.2 介面需求 (Interface Requirements) 8 2.2.1 外部介面需求 (External Interface Requirements) 8 2.2.2 內部介面需求 (Internal Interface Requirements) 8 2.3 效能需求 (Performance Requirements) 8 2.4 功能需求 (Performance Requirements) 8 2.5 測試需求 (Test Requirements) 8 2.5.1 系統測試需求 (System Test Requirement) 8 2.5.2 接受標準 (Acceptance Criteria) 9 第三章：子系統-編碼器 (Encoder) 10 3.1 系統描述 (System Description) 10 3.2 外部介面需求 (External Interface Requirements) 10 3.3 功能需求 (Performance Requirements) 10 第四章：子系統-解碼器 (Decoder) 11 4.1 系統描述 (System Description) 11 4.2外部介面需求 (External Interface Requirements) 11 4.3 功能需求 (Performance Requirements) 11 Reference 12 第一章：系統簡介 1.1系統 (System) 1.1.1目標 (Purpose) 　　本系統目標為透過特殊編碼方式，以達到消除及降低各類型串音雜訊的效果，並且有效降低延遲時間以及消耗功率。 1.1.2系統名稱 (Identification) 本專案主系統為： 低功率SOC系統降低串音干擾的編碼產生器 (Low power system on chip bus encoding scheme with Crosstalk noise Reduction capability, LCR) 子系統為： Encoder(ECD) Decoder(DCD) 　　驗證平台採用AMBA AHB 1.1.3概觀 (Overview) 　　以下內容節錄自：Low power system on chip bus encoding scheme with crosstalk noise reduction capability，IEE Proc.-Comput. Digit. Tech., Vol. 153, No. 2, March 2006 Inter-wire coupling is a major source of wire load and delay faults for on-chip buses implemented in ultra-deep submicron system on chip (SoC) systems. Elimination or minimization of such faults is crucial to the performance and reliability of SoC designs. A novel on-chip bus encoding s