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EDA 技术实用教程 第 5 章 VHDL设计进阶 5.1 数据对象 5.1 数据对象 5.1 数据对象 5.1 数据对象 5.3 进程语句归纳 5.5 IF语句概述 5.5 IF语句概述 5.5 IF语句概述 5.7 仿真延时 5.7 仿真延时 习 题 习 题 习 题 习 题 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 5.7.1 固有延时 在VHDL的仿真和综合器中，还有一个默认的固有延时量，在数学上是一个无穷小量，称?延时，或仿真?。 此?延时量的设置仅为了仿真，是仿真器的最小分辨时间，并不能完全代表器件实际的惯性延时情况。 在没有指明延时的类型和延时量时，意味着默认采用固有延时量，在许多情况下，这一固有延时量近似地反映了实际器件的行为。 z = x XOR y AFTER 5ns ； z = x XOR y ； B = A AFTER 20ns ；--固有延时模型 VHDL中含有固有延时模型的赋值语句可表达为： 其意思为，此赋值电路的惯性延时为5ns，要求信号值x XOR y变化的稳定时间不能少于5 ns，并在5 ns后再赋给z。 赋值电路没有特别指示采用何固定延时，因此延时为?时间 当A有了一个事件后，这一事件的电平的维持时间必须大于20 ns，在固有延时定时器被启动20 ns后，B端口才有可能输出信号。 5.7.2 传输延时 B = TRANSPORT A AFTER 20 ns;-- 传输延时模型 另一种延时模型是传输模型。传输延时和固有延时相比，其不同之处在于传输延时表达的是输入与输出之间的一种绝对延时关系。 传输延时不考虑信号延续的时间，它仅表示信号传输推迟或延迟了一个时间段，这个时间段即为传输延时。 从器件上看，传输延时是由半导体延时特性决定的。 从连线上看，传输延时是由导线介质结构、传输阻抗特性和信号频率特性决定的。 图5-15 固有延时输入输出波形 图5-16传输延时输入输出波形 B = TRANSPORT A AFTER 20 ns;-- 传输延时模型 传输延时的语句可以关键词 TRANSPORT引导。 从输入输出波形图看固有延时和传输延时的异同 5.7.3 仿真 ? 概念：VHDL仿真器和综合器将自动为系统中的信号赋值配置一足够小而又能满足逻辑排序的延时量，即仿真软件的最小分辩时间，这个延时量就称为仿真?（Simulation Delta），或称 ? 延时。 ? 延时存在的意义：使并行语句和顺序语句中的并列赋值逻辑得以正确执行。 在行为仿真、功能仿真乃至综合中，引入 ? 延时是必需的。仿真中，? 延时的引入由EDA工具自动完成，无需设计者介入。 由于综合器不支持延时语句，综合后的功能仿真是没有考虑器件延时特性的。 若将此原因下的功能仿真看作器件间的延时时间为零的话，在进行仿真时，会出现无法确定并行 语句和顺序语句先后执行的问题。即存在同时执行中的先后时序问题。 5.8 VHDL的RTL表述 VHDL的模块结构具体描述整个设计实体的逻辑功能，对于所希望的电路功能行为，可以在模块中用不同的语句类型和描述方式来表达，对于相同的逻辑行为，可以有不同的语句表达方式。 在VHDL模块中，这种不同的描述方式，传统上可归纳为行为描述、RTL描述和结构描述。 三种不同的描述方法，从不同的侧面描述的功能和行为方式。 RTL描述：可理解为可综合的硬件描述语言，把一个完整的、可综合的HDL程序设计构建为设计实体，而程序代码被称为RTL描述，而未必必须包含寄存器。 5.8.1 行为描述 行为描述可以有两个含义： （1）从VHDL仿真的角度上看，凡是可以在VHDL仿真器上进行仿真测试的系统模型都可称为行为描述模型。 （2）从具体的描述方法上看，VHDL的结构体只描述了所希望电路的功能或者电路行为，而没有直接指明或涉及实现这些行为的硬件结构。 行为描述只表示输入与输出间转换的行为，不包含任何结构信息。 行为描述设计的模型定义了系统的行为，这种描述方式通常由一个或多个进程构成，每一个进程又包含了一系列顺序语句。 硬件结构，是指具体硬件电路的连接结构、逻辑门的组成结构、元件或其他各种功能单元的层次结构等。 例：时序元件的实现，在VHDL语言中实现时序元件是通过对时钟边沿的触发以及不完整的条件语句来实现硬件结构。此描述方式就是行为描述方式。 5.8.2 数据流描述 数据流描述风格，传统上也称RTL描述方式。 一般地，VHDL的RTL描述方式类似于布尔函数，可以描