数字钟电路设计.doc.doc

3.4 简易数字钟 在公共场所，例如车站、码头，准确的时间显得特别重要，否则很有可能给外出办事及旅行带来烦恼。数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。数字钟是一种典型的数字电路，包括了组合逻辑电路和时序电路。1．设计一个简易数字钟，具有整点报时功能。 以四位LED数码管显示时、分，时为二十四进制。 时、分显示数字之间以小数点间隔，小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时。 整点报时采用蜂鸣器实现。每当整点前蜂鸣器以整点可选1kHz，高频选择1Kz或2kHz。 5．采用两个按键校时校分按下校时键，；按下校键，时 3.4.2 设计原理分析 数字钟是对1H标准频率（）进行计数。满满74161的复位取决于复位信号CLRN，与其他信号无关。所以其复位功能为异步控制、低电平有效，优先级别最高； ② D、C、B、A为并行数据输入端。当CLRN信号无效（为“1”）时且置数信号LDN有效（为“0”）时，在CLK脉冲的上升沿，D、C、B、A的数据被置入计数器。所以其置数功能为同步控制、低电平有效、优先级别仅次于复位控制； ③ ENT和ENP为计数使能控制端，高电平有效。只要两个使能端中有一个低电平，计数功能就被禁止，计数器状态保持不变，所以两者为“与”逻辑； ④ 进位输出RCO仅在计数器状态为全“1”且ENT为高时才有效（高电平）。所以，RCO的下降沿指示了计数器的溢出（状态码从最大值复0），在多片计数器级联时可作为向高位计数器的进 图3-4-2 74161逻辑符号 位信号。在计数器全状态（0000～1111）计数时，RCO的信 号周期为计数脉冲周期的十六倍，可作为计数脉冲的十六分频信号，占空比（高电平时间与周期时间的之比）为1/16。 表3-4-1 4位二进制同步计数器74161功能表 输 入 输出 CLRN LDN ENT ENP CLK D、C、B、A QD QC QB QA RCO 0 ( ( ( ( ( 0 0 0 0 0 1 0 ( ( ↑ D、C、B、A D、C、B、A ENT·DCBA 1 1 1 1 ↑ ( 计 数 ENT·QDQCQBQA 1 1 0 ( ( ( 保 持 0 1 1 ( 0 ( ( 保 持 ENT·QDQCQBQA （2）74161的应用 模值为M的集成计数器可以被用来实现模为任意值的计数器电路。利用集成计数器的置数功能或复位功能可以减小集成计数器的模，而多片集成计数器相连又可以扩展计数器的模。下面我们以加计数器（状态码从0-(M-1变化）构成十进制计数器为例讨论集成计数器的模值改变方法（10M）。 ① 反馈复位法 计数器74161为异步复位，利用第10个计数脉冲产生的无效状态码“1010”综合出复位控制信号，使计数器立即被复位至循环周期的初始状态“0”。状态码“1010”转瞬即逝，不能维持。 如果计数器为同步复位，则利用第9个计数脉冲产生的有效状态码“1001”综合出复位准备信号，当第10个脉冲到达时复位控制有效，计数器复位至状态“0”。 ② 反馈置数法 计数器74161为同步置数，若预置数码值为“0000”，则模为10的计数器的有效状态码为“0000”至“1001”，每个计数状态循环周期中第10个时钟使计数器状态从“9”跳转为“0”，称反馈置零。利用第9个计数脉冲产生的有效状态码“1001”综合出置数准备信号，当第10个脉冲到达时置数控制有效，计数器置数至状态“0”。 如果计数器为异步置数，则利用第10个计数脉冲产生的无效状态码“1010”综合出置数准备信号，当第10个脉冲到达时置数控制有效，计数器置数至状态“0”。 当电路发生走时误差时，要求电路具有校时功能数字钟分校正和时校正按键须消抖动处理电路在整点前10秒钟内开始报时，显示范围00时00分00秒23时59分59秒1Hz秒脉冲和10Hz校正信号10Hz的校正信号，否则，计数器分别输入秒、分计数器的溢出信号。计数信号可以通过与或门、三态门或数据选择器选择。 校正分值时时计数器的数值不能改变，所以分校正按键有效时必须封锁分计数器的溢出信号向时计数器的进位，可以采用逻辑门实现控制逻辑。但要注意分校正键状态改变时要避免控制器产生一个时计数器的脉冲有效边沿，引起时计数器误触发。 图3-4-3 简易数字钟框图 3．正点报时电，而秒计数器的高位组BCD码为“0101”、低位组BCD码的最低位为“1