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VHDL语言是通过结构体具体描述整个设计实体的逻辑功能。 一、 行为描述方式 行为描述输入与输出间转换的行为，不需包含任何结构信息，它对设计实体按算法的路径来描述。 ARCHITECTURE behav OF full_adder IS BEGIN PROCESS (x, y, c_in) VARIABLE n: INTEGER; CONSTANT sum_vector: STD_LOGIC_VECTOR (0 TO 3) := “0101”; CONSTANT carry_vector: STD_LOGIC_VECTOR (0 TO 3) := “0011”; 二、 数据流描述方式 数据流描述也叫RTL的描述方式，采用寄存器硬件一一对应的直接描述，或者采用寄存器之间的功能描述。 RTL描述方式建立在并行信号赋值语句描述的基础上，描述数据流的运动路径、运动方向和运动结果。 RTL描述方式是真正可以进行逻辑综合的描述方式。 RTL描述方式既可描述时序电路，又可描述组合电路。 Architecture dataflow1 of eqcomp4 is begin equal = ‘1’ when a=b else ‘0’; end dataflow1; Architecture dataflow2 of eqcomp4 is begin equal = not(a(0) xor b(0)) and not(a(1) xor b(1)) and not(a(2) xor b(2)) and not(a(3) xor b(3)); end dataflow2; 结构化描述方式就是在多层次的设计中，高层次的设计可以调用低层次的设计模块，或直接用门电路设计单元来构成一个复杂逻辑电路的方法。利用结构化描述方法将已有的设计成果方便地用于新的设计中，能大大提高设计效率。在结构化描述中，建模的焦点是端口及其互连关系。 architecture struct of eqcomp4 is begin U0:xnor2 port map(a(0),b(0),x(0)); U1:xnor2 port map(a(1),b(1),x(1)); U2:xnor2 port map(a(2),b(2),x(2)); U3:xnor2 port map(a(3),b(3),x(3)); U4:and4 port map(x(0),x(1),x(2),x(3),equal); end struct; LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY or_gate IS GENERIC（tpd：TIME:=10 ns）； PORT（in1, in2: IN STD_LOGIC; out1: OUT STD_LOGIC); END or_gate; ARCHITECTURE structural OF or_gate IS BEGIN out1 = in1 OR in2 AFTER tpd; END structural; 习题与思考题 1 完成一个D触发器的设计 2 利用构造体的结构化描述方式完成一个4位的移位寄存器的设计。 提示信息：4位移位寄存器可以由4个1位的移位寄存器(D触发器)级联而成。 结构化描述的建模步骤如下： （1）元件说明 （2）元件例化 （3）元件配置 元件说明用于描述局部接口 元件例化是要相对于其他元件来放置该元件 元件配置用于指定元件所用的设计实体 三、 结构描述方式 类似于电路的网络表，将各个器件通过语言的形式进行连接，与电路有一一对应的关系。 一般用于大规模电路的层次化设计时。 结构体结构描述方式 对于上图给出的全加器端口结构，可以认为它是由两个半加器和一个或门组成的 。 基于上图所示的结构，可以写出全加器的结构化描述设计程序如下。 例：全加器的结构化描述 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY half_adder IS GENERIC（tpd：TIME:=10 ns）； PORT（in1, in2: IN STD_LOGIC; sum, carry: OUT STD_LOGIC); END half_adder; ARCHIT