第4单元_verilog语法入门.pptVIP

Verilog 的应用 Verilog HDL是一种用于数字逻辑电路设计的语言: 用Verilog HDL描述的电路设计就是该电路的verilog HDL模型； Verilog HDL 既是一种行为描述的语言也是一种结构描述的语言。 一个复杂电路的完整Verilog HDL模型是由若干个Verilog HDL 模块构成的，每一个模块又可以由若干个子模块构成。 Verilog 的应用 Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 系统级(system) 算法级(algorithmic) RTL级(Register Transfer Level) 门级(gate-level) 开关级(switch-level) 4.1 简单的 Verilog HDL 模块 下面先介绍几个简单的Verilog HDL程序,然后从中分析Verilog HDL程序的特性 4.1 简单的 Verilog HDL 模块 module adder ( count,sum,a,b,cin ); input [2:0] a,b; input cin; //声明输出信号a, b, cin output count; output [2:0] sum; //声明输入信号count, sum assign {count,sum}=a+b+cin; endmodule 4.1 简单的 Verilog HDL 模块 module trist1(out,in,enable); output out; input in, enable; mytri tri_inst(out,in,enable) endmodule module mytri(out,in,enable); output out; input in, enable; assign out = enable? In : bz; endmodule 4.1 简单的 Verilog HDL 模块 从上面的例子可以看出： - Verilog语言模块结构完全嵌在module和endmodule声明语句之间； - 每个Verilog程序包括四个主要部分：端口定义、I/O说明、内部信号声明、功能定义。 4.1 简单的 Verilog HDL 模块 Verilog的基本设计单元是“模块”(block)。一个模块是由两部分组成的： 一）描述接口； 二）描述逻辑功能，即定义输入是如何影响输出的。 4.1 简单的 Verilog HDL 模块 模块语句一般格式 module 模块名 （端口名称表） 模块端口描述 模块功能描述 endmodule 4.1 简单的 Verilog HDL 模块 端口语句 端口或端口信号是模块与外部电路相连的通道。 input 端口名1；端口名2；… output 端口名1；端口名2；… Inout 端口名1；端口名2；… Input [msb:lsb] 端口名1；端口名2；… 1、空格和注释 Verilog 是一种格式很自由的语言。 空格在文本中起一个分离符的作用，别的没有其他用处。 单行注释符用 //*********与C 语言一致 多行注释符用 /* ------------------------- */ 与C 语言一致 2、整数和实常数 整数可以标明位数也可不标明位数，表示方法 位数’ 基数 值 其中 位数--表明该数用二进制的几位来表示 基数--可以是二(b)、八(O)、十(d)或十六(h)进制 数值--可以是所选基数的任何合法的值包括不定值 x 位和高阻值 z。 如:8’2、整数和实常数 实常数可以用十进制表示也可以用科学浮点数表示 如：32e-4 （表示0.0032） 4.1E3( 表示 4100） 5’o37 4’D2 4’B1x01 7’Hx 4’Hz 2’h1? 8’h2A 4’d-4 3’ b001 (2+3)’b10 ‘o72 ‘hAF 10’b10 10’bx1 3’3、字符串 Verilog 语言中，字符串常常用于表示命令内需要显示的信息。 用“ ”括起来的一行字符串; 在字符串中可以用 C 语言中的各种格式控制符，如换新一行用 “\n” 字符，\t， \”，\\… 在字符串中可以用 C 语言中的各种数值型式控制符(有些不同)，如： %