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ModelSim6.4仿真的操作流程 1. ModelSim简介 ModelSim是公司的业界最优秀的HDL语言它提供友好的仿真环境，支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/的首选仿真软件。主要特点： RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真VHDL和Verilog混合仿真模版项目管理；集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object）、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能； C和Tcl/Tk接口，C调试对SystemC的直接支持和HDL任意混合支持SystemVerilog的设计功能； 对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL； ASIC Sign off。 ModelSim分几种不同的版本：SE、PE、LE和OEM，其中SESystem Edition）是最高级的版本，PE版本E是版本而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是其OEMOriginal Equipment Manufacture，原始设备生产商版本。SE版和OEM版在功能和性能方面有较大差别，比如对于大家都关心的仿真速度问题，以Xilinx公司提供的OEM版本ModelSim XE为例，对于代码少于40000行的设计，ModelSim SE 比ModelSim XE要快10倍；对于代码超过40000行的设计，ModelSim SE要比ModelSim XE快近40倍。ModelSim SE支持PC、UNIX和LINUX混合平台；提供全面完善以及高性能的验证功能；全面支持业界广泛的标准；Mentor Graphics公司提供业界最好的技术支持与服务。Modelsim的启动 启动modelsim一般有三个途径：其一是在windows的桌面双击Modelsim的图标；另一个是从windows的开始菜单找到Modelsim的图标，再双击之；其三是通过ISE去激活。前两种方法如图1所示 图1 通过图标启动Modelsim 本文不对前两种方法做进一步的介绍。只介绍后一种方法，即通过ISE去启动Modelsim。该方法一般说来要求设计者已经在ISE上完成了某个工程的建立以及对应的设计文件（HDL语言或电路图）的输入工作，如图2所示（本文所用的设计文件是《ISE的设计流程》中介绍的m10_counter）。但要启动Modelsim，还得在创建了testbench（即仿真文件）之后才可进行。 图2 ISE上的工程和对应的设计文件 2.2 在ISE上要做的预备工作 另外，为了将Modelsim与ISE关连起来，需先在工程属性（ProjectProperties）对话框中，将其上的仿真器（Simulator）一栏的下拉菜单打开，选择菜单中的Modelsim-SE Mixed，如图-3所示。（工程属性对话框可以通过双击ISE上Sources窗中的xc3s200a-5ft256图标打开） 图-3在工程属性对话框中选择仿真器 接下来，在仿真所用语言（Preferred Language）一栏的下拉菜单中选中VHDL，如图-4所示，之后点击OK，结束全部设置。（上述选择仿真器和仿真所用语言的过程，实际上可以在建立ISE的工程时就先期进行。请参阅《ISE的设计流程》中的相关部分）。 图-4 选择仿真所用的语言 2.3创建testbench 在ISE的Project下拉菜单中选中New Source并双击之，如图5所示。 图5 建新的源文件 在随后弹出的选择框中，按图6所示进行操作。需要注意的是仿真文件的名字不能与设计文件相同。为了加以区别，可以象本例一样，在名字的开头加一个t，表明是进行测试（test）的文件。（verilog的用户选Verilog Test Fixture） 图6 选择文件类型和键入文件名 在随后弹出的选择框中，如图7所示进行操作。 图7 选定仿真对象 如图8所示，在接下来弹出的提示框中点击Finish。 图8 结束仿真文件的设置 随后ISE会自动按前面的设置生在工作区成一个testbench模板，如图9所示。 图9 ISE自动生成的testbench模板（局部） 图10给出了testbench上用户描述输入信号的区域。 图10 描述输入信号的进程 接下来，在TestBench的模板中，按图11所示