第八章可编程逻辑器件verilog语言简介讲义.ppt

结构说明语句 function 返回一个用于表达式的值 调用：将函数作为表达式中的操作数实现 word={getbyte(a), getbyte(b)}; 规则：不能包含时间控制语句，不能启动任务，至少有一个输入，必须存在给与函数名同名变量赋值语句。 结构说明语句 task 支持多种目的，可计算多个结果值 调用： my_task(v, w, x, y, z); 特点： 可定义自己的仿真时间单位 可以启动其他task和function 阻塞赋值与非阻塞赋值 非阻塞赋值 如：b = a 块结束后才完成赋值操作 b的值并不是立刻改变 常用于沿触发的always块 阻塞赋值 如：b = a 赋值语句执行完后，块才结束 b的值在赋值语句执行后立刻改变 常用于组合逻辑的赋值 设计描述层次 Verilog HDL既是一种行为描述语言，也是一种结构描述语言。也就是说，既可以用电路的逻辑功能描述，也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。例： MUX的行为描述 module muxtwo (out, a, b, sl); input a,b,sl; output out; Reg out; always @(sl or a or b) if (!sl) out = a;