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基于Quartus II的计时电路设计 　　摘 要 Altera Quartus II 作为一种可编程逻辑的设计环境， 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。文章以一个计时电路为例，利用VHDL硬件编程语言和原理图结合，实现计时、校准、整点提示等功能，最后连接数字电路实验箱进行验证。 　　关键词 Quartus II 计时 校准 分频 　　中图分类号：TP274 文献标识码：A 　　0 引言 　　本文利用Quartus II 9.0实现由四个数码管显示的计时电路，以低两位按照 20 进制设计，高两位为任意进制设计为例，并按 1Hz 频率校准高两位的显示，按 10Hz频率校准低两位的显示，在计数到达某整点值时（例如 0300 的时刻），4盏 LED 灯一起按照 10Hz 闪烁 5 秒钟。 　　1电路设计 　　整体电路的程序包含4大部分：计数器（高低位两段）、七段译码器、分频器、整点闪烁。各电路模块拟通过硬件语言实现，生成原理图，再根据逻辑关系进行顶层电路的连接，至此其基本电路的设计情况完成。现将各模块实现方法呈现如下。 　　1.1计数器的设计 　　1.1.1低两位计数器的设计 　　低两位固定为二十进制，可用五位二进制编码其计数状态，程序如下： 　　LIBRARY IEEE； 　　USE IEEE.STD_LOGIC_1164.ALL； 　　USE IEEE.STD_LOGIC_UNSIGNED.ALL； 　　ENTITY shiyansi IS 　　PORT （ clk1，RST1 ： IN STD_LOGIC； 　　DOUT1 ： OUT STD_LOGIC_VECTOR （4 DOWNTO 0）； 　　COUT ： OUT STD_LOGIC）； 　　END shiyansi； 　　ARCHITECTURE fwm OF shiyansi IS 　　SIGNAL Q1 ： STD_LOGIC_VECTOR （4 DOWNTO 0）； 　　BEGIN 　　PROCESS（clk1，RST1） 　　BEGIN 　　IF RST1 = 0 THEN Q1 0）； COUT = 0； 　　ELSIF clk1EVENT AND clk1=1 THEN 　　Q1=Q1+1； 　　COUT= 0； 　　IF Q1 = 10100 THEN Q1 0）； COUT= 1； 　　END IF； 　　END IF； 　　END PROCESS； 　　DOUT1=Q1 ； 　　END fwm； 　　clk1为低位时钟输入，COUT为进位信号输出，DOUT1为五位计数信号输出。 　　1.1.2高两位计数器的设计 　　高两位要求为任意进制，用五位开关模拟五位二进制来编码32进制以内的可调进制，程序如下： 　　LIRARY IEEE； 　　USE IEEE.STD_LOGIC_1164.ALL； 　　USE IEEE.STD_LOGIC_UNSIGNED.ALL； 　　ENTITY shi41 IS 　　PORT （ clk2，RST2 ： IN STD_LOGIC； 　　M ： IN STD_LOGIC_VECTOR （4 DOWNTO 0）； 　　COUT ： IN STD_LOGIC； 　　DOUT2 ： OUT STD_LOGIC_VECTOR （4 DOWNTO 0） ）； 　　END shi41； 　　ARCHITECTURE fwm OF shi41 IS 　　SIGNAL Q2 ： STD_LOGIC_VECTOR （4 DOWNTO 0）； 　　SIGNAL m1 ： STD_LOGIC_VECTOR （4 DOWNTO 0）； 　　BEGIN 　　PROCESS（clk2，RST2） 　　BEGIN 　　m1=M-1； 　　IF RST2 = 0 THEN Q2 0）； 　　ELSIF clk2EVENT AND clk2=1 THEN 　　Q2=Q2+1； 　　IF Q2 = m1 THEN Q2 0）； 　　END IF； 　　END IF； 　　END PROCESS； 　　DOUT2=Q2 ； 　　END fwm； 　　clk2为高位时钟输入，COUT为进位信号输出，DOUT2为五位计数信号输出。M为进制控制开关输入信号。 　　1.2七段译码器的设计 　　实现高低两位的译码，程序简单但较为冗杂，在此不列出。 　　data_in1、data_in2分别为低位和高位计数输入，dis_out1、dis_out2分别为14段低位和高位译码信号输出。 　　1.3分