2.4在系统可编程(ISP)逻辑器件.ppt

用XC8100系列的设计类似于ASIC和其他Xilinx的FPGA，设计用第三方的CAE 工具输入和仿真，然后用Xilinx的工具布局和布线。XC8100的结构使设计自动完成的可能性达到最大，人工控制是可能的。因为此结构和为它编写的新软件，当利用与工艺无关的设计输入时，器件的利用率不降低。设计可以利用不涉及IC结构的高级设计语言(HDL)来输入，在布局和布线之前可精确地估算不同的逻辑实现方案。 2.3.2 FPGA的配置模式 FPGA 的配置模式是指FPGA用来完成设计时的逻辑配置和外部连接方式。逻辑配置是指，经过用户设计输入并经过开发系统编译后产生的配置数据文件，将其装入FPGA芯片内部的可配置存储器的过程，简称FPGA的下载。只有经过逻辑配置后，FPGA才能实现用户需要的逻辑功能。 FPGA的配置模式由芯片引脚M0、M1和M2的状态决定。XC2000/XC3000/XC3100及XC4000系列的配置模式如表2.7所示。其他系列的配置模式稍有差别，在制作PCB时，请一定查阅相关手册。下面以XC2000和XC3000为例，介绍5种配置模式。 表2.7 XC2000/XC3000/XC3100及XC4000系列的配置模式 1. 主动串行配置模式 选择主动串行模式时，需要附加一个外部串行存储器EPROM或PROM，事先将配置数据写入外部存储器。每当电源接通后，FPGA将自动地从外部串行PROM或EPROM中读取串行配置数据。主动串行配置模式如图2.41所示。 在主动串行配置模式中，配置数据的主器件是FPGA。该器件的输出时钟信号CCLK驱动串行PROM(如Xilinx的XC17XX)时钟信号CLK，在CCLK上升沿的控制下，串行PROM内部地址指针加1。PROM的输出DATA连接到配置数据主器件的输入端DIN，该数据为串行配置数据，实现对FPGA主器件的配置。 图2.41 主动串行配置模式 2．主动并行配置模式 在主动并行配置模式的情况下，一般用EPROM做外部存储器，事先将配置数据写入EPROM芯片内，每当电源接通后FPGA将自动地从外部串行EPROM中读取配置数据。主动并行配置模式电路如图2.42所示。主动配置模式使用FPGA内部的一个振荡器产生CCLK来驱动从属器件，并为包含配置数据的外部EPROM生成地址及定时信号。 图2.42 主动并行配置模式 主动并行配置模式生成CCLK信号及EPROM地址，并读入并行数据(字节宽)，然后在内部变成串行的LCA数据帧格式。主动并行模式又分为主高及主低模式。主低模式从0000地址到高地址读入存储数据，主高模式从高(XC4000为3FFFF，XC2000和XC3000为FFFF)到低读入存储数据。此功能使主FPGA能与其他器件分享外部存储器。如一个微处理器从存储器低位开始执行，FPGA就可以从高位加载，一旦配置完毕就允许处理器工作。 3．外设配置模式 在外设配置模式下，FGPA器件将作为一个微处理器的外设，配置数据由微处理器提供，在微处理器的写脉冲和片选信号的控制下对FPGA进行数据配置。在CS0、CS1、CS2和WRT信号的控制下得到写周期，在每个写周期经数据总线通过FPGA芯片引脚D0～D7并行读入一个字节的配置数据(也可采用串行方式)，配置数据存入芯片内部的输入缓冲寄存器，在FPGA内部将并行配置数据变为串行数据。若FPGA信号RDY/BUSY输出高电平，表示一个字节的配置数据读完，输入缓冲器准备好，准备读入下一字节的配置数据。外设配置模式的电路如图2.43所示。 4．从动串行配置模式 从动串行配置模式如图2.44所示。该模式为PC机或单片机系统加载FPGA配置数据提供了最简单的接口。串行数据DIN和同步配置时钟CCLK可以同时由一个PC机的I/O口提供，在时钟CCLK的控制下进行配置操作。在该模式中，FPGA在CCLK的上升沿从DIN输入脚接收串行配置数据，装入它的配置后，在CCLK的下降沿由DOUT输出该数据。这种配置模式可以把多个器件的DIN管脚和DOUT管脚串接起来，同时配置多个器件。如果将多个FPGA器件的DIN接在一起，把其中任何一个FPGA的DOUT反馈回PC机的I/O口，就可实现相同配置数据的加载操作。 图2.43 外设配置模式 图2.44 从动串行配置模式 5．菊花链配置模式 在数字系统的应用设计中，单片FPGA不足以实现完整的系统功能时，可采用多个FPGA芯片。多个FPGA芯片可以用菊花链模式配置。菊花链模式是一种多芯片的配置信