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第九讲 数字电路时序问题 电子科学与技术系 shizaifeng@tju.edu.cn 一、概述——时钟技术 由于日益增大的芯片尺寸和不断提高的时钟频率，时钟分布已成为主要的设计问题，这些问题可以通过避免运用全局时钟以及运用自定时方式设计电路来加以克服。 如果到了设计过程的最后阶段才考虑时钟布线，此时大多数的芯片版图已成定局，很难合理分布时钟网络。而且还会造成多个时序约束，从而影响最终的电路性能和工作。 在一个复杂电路的设计中，应在设计的早期阶段就考虑时钟的分布，因为时钟分布会影响到芯片的平面布置。 一、概述——解决各信号延时不确定性 二、数字系统的时序分类 根据信号与本地时钟的关系来分： 二、时序分类——同步互连 二、时序分类——中等同步互连 二、时序分类——近似同步互连 二、时序分类——异步互连 三、同步设计——同步时序原理 例题：计算传播延时和污染延时（课本p364） 三、同步设计——时钟的不确定性来源 时钟的不确定性的影响分类 由于工艺和环境的变化,以及连线耦合等因素的影响,时钟信号会在空间和时间上发生偏差,这会导致电路性能下降或电路出错 时钟偏差 正时钟偏差与负时钟偏差 Clock Skew 问题 正时钟偏差 正时钟偏差（续） 负时钟偏差 三、同步设计（3）时钟的抖动 具有反馈的数据通路结构 时钟抖动的影响 Skew 和Jitter 共同作用的影响 最长时钟周期（最低时钟频率）发生 信号竞争最容易发生在 四、同步失效（亚稳态）现象 同步失效发生的场合： 若数据和时钟不能满足寄存器Setup和Hold Time 的要求则会发生亚稳态同步失效，这是因为: 存储元件的本质是双稳态器件 此时时钟采样到的输入数据非常接近反相器的阈值 发生在两个独立无关的同步时钟选通的边界上 发生在一个同步时钟系统及非同步输入信号的接口处。 同步器 一个异步输入可以在相对于同步系统时钟边缘的任何时刻改变其值。如果异步输入在它的过渡中间被采样，那么异步输入的这个不确定状态就会送入到同步系统中，造成竞争，冲突甚至系统的崩溃。 因此一个异步信号必须被分辨成高电平或低电平状态后才能把它送入到同步系统中去（只要尽快得到唯一确切的结果，至于分辨出来是高电平还是低电平实际上是没有多大关系的）。实现这样一种分辨或确定功能的电路称为“同步器”。 一个简单的同步器 改善同步失效的措施 采用同步器： 由两个Register 构成，它允许第一个Register的输出能在一个整周期中被分辨 采用更多的Register 相串联可改善亚稳态失效，但同时增加了同步器的Latency,　而且同步器故障难以跟踪，因此其数量应尽量少。（每个系统最多1 ~ 2 个） 同步器的设计原则：保持分辨电路快速，即减小同步器的分辨率时间常数 Mean Time to Failure 一个同步器的例子 Tf = 10 nsec = T Tsignal = 50 nsec tr = 1 nsec t = 310 psec VIH - VIL = 1 V (VDD = 5 V) N(T) = 3.9x10-9 errors/sec MTF (T) = 2.6x108 sec = 8.3 years MTF (0) = 2.5 μsec 五、基于Latch 的流水线 剩余时间借用 Slack-borrowing 6、时钟分布网络 （1）采用单个缓冲器（逐级增大的缓冲器）来驱动全局时钟供给所有模块，保证Clock Skew 的要求。 （2）采用分布式树结构（二叉树或H 树), 使每个模块可以得到完好的时钟，能与模块的延时很好地匹配，或者使时钟的分配可以安排得使任何RC延时发生在Safe Slew 的方向上（如与数据流的方向相反） H-Tree 时钟网络 Clock Grid Network 分布式网格结构缩短了从驱动器到负载的距离 DEC Alpha 21164 (EV5) 300 MHz clock (9.3 M个晶体管 ， 16.5x18.1 mm的 die ， 0.5 微米 CMOS 工艺) 单相时钟 最大时钟负载3.75 nF 动态逻辑 时钟网的功耗20 W (out of 50) 两层时钟分布 时钟信号先通过位于芯片中央的6级缓冲器 Secondary buffers drive the left and right sides of the clock grid in m3 and m4 最终驱动反相器的等效晶体管宽度58 cm !! Clock Skew in Alpha Processor 绝对偏差小于90ps 时钟网络布线的一般方法 对时钟信号仔细布线。 层次化的时钟缓冲技术使本地时钟的延时相同，从而达到控制时钟Skew 。中间应当有几个时钟的缓冲层取决于互连线的材料尺