译码器.docVIP

实验二 8—3编码器 一、 实验目的 （1） 设计并实现一个8—3译码器的，巩固ISE软件的应用 （2） 掌握ISE的综合和设计实现流程 （3） 巩固使用ISE软件进行FPGA开发的过程以及硬件验证的使用方法 二、 实验步骤及代码 （1） 启动ISE集成开发环境，创建一个工程，并为工程添加源文件，对源文件进行语法检查，并改正错误之处。 源文件代码 library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity decoder8_3 is port (en:in std_logic; input:in std_logic_vector(7 downto 0); dout:out std_logic_vector(2 downto 0)); end decoder8_3; architecture Behavioral of decoder8_3 is begin process(input,en) begin if en =0 then dout=ZZZ; else case input is whedout=000; whedout=001; whedout=010; whedout=011; when00