cmos集成电路大作业-VHDL设计的数字钟讲义.docx

FPGA课程设计实验报告  基于FPGA的VHDL数字钟设计 一、功能介绍 1．在七段数码管上具有时--分--秒的依次显示。 2．时、分、秒的个位记满十向高位进一，分、秒的十位记满五向高位进一，小时按24进制计数，分、秒按60进制计数。 3．整点报时，当计数到整点时扬声器发出响声。 4．时间设置：可以通过按键手动调节秒和分的数值。此功能中可通过按键实现整体清零和暂停的功能。 5．LED灯循环显示：在时钟正常计数下，LED灯被依次循环点亮。 待增加功能： 1. 实现手动调节闹铃时间，在制定时间使扬声器发声。 2. 实现微妙的快速计数功能，可实现暂停、保存当前时间、继续计数的功能。 二、设计方案 本文数字钟的设计采用了自顶向下分模块的设计。底层是实现各功能的模块，各模块由vhdl语言编程实现：顶层采用原理图形式调用。其中底层模块包括秒、分、时三个计数器模块、按键去抖动模块、按键控制模块、时钟分频模块、数码管显示模块共7个模块。 设计框图如下： 图一 数字钟系统设计框图 由图1可以清晰的看到数字钟系统设计中各功能模块间连接关系。系统时钟50MHZ经过分频后产生1秒的时钟信号，1秒的时钟信号作为秒计数模块的输入信号，秒计数模块产生的进位信号作为分计数模块的输入信号，分计数模块的进位信号作为时计数模块的输入信号。秒计数模块、分计数模块、时计数模块的计数输出分别送到显示模块。由于设计中要使用按键进行调节时间，而按键的动作过程中存在产生得脉冲的不稳定问题，所以就牵扯到按键去抖动的问题，对此系统中设置了按键去抖动模块，按键去抖动模块产生稳定的脉冲信号送入按键控制模块，按键控制模块根据按键的动作对秒、分、时进行调节。 图二 数字钟的顶层设计原理图 三、设计过程 由数字钟的顶层设计原理图可知：系统的外部输入即为系统的时钟信号CLK =50MHZ,系统的外部输出有蜂鸣器信号buzzer，LED显示信号LED[3..1]和shan（与按键去抖动模块的o3相连），数码管显示信号xianshi[7..0]，数码管位选信号xuanze[7..0]。 下面将对内部功能模块进行详细说明； 1.分频模块pinlv 对系统的时钟50MHZ进行分频，设置不同长度的计数值，当系统时钟clk有变化时计数器开始计数，当计数到某个值时输出一个信号，计数值不同输出信号的周期也就不同，从而实现了对系统时钟进行不同的分频，产生不同频率的信号。 由VHDL语言生成的模块图和程序说明如下： 图三 分频模块 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity pinlv is port( clk:in std_logic;--系统时钟输入端口 clk2ms:out std_logic; clk500ms:out std_logic; clk1s:out std_logic);--各频率信号的输出端口 end; architecture beh of pinlv is begin p1:process(clk) –进程p1 variable count1:integer range 0 to begin if(clkevent and clk=1)then count1:=count1+1;--在clk 的上升沿计数 if count1then clk1s=0; elsif count1then clk1s=1; else count1:=0; --产生周期为1s的时钟信号 end if; end if; end process p1;--结束进程p1 p2:process(clk)—进程p2 variable count2:integer range 0 to 99999; begin if(clkevent and clk=1)then count2:=count2+1;--在clk上升沿计数 if count2=49999 then clk2ms=0; elsif count2=99999 then clk2ms=1; --产生周期为2ms的扫描信号 end if; end if; end process p2;--结束进程p2 p3:process(clk)—进程p3 variable