第四章组合逻辑电路(康华光)讲述.ppt

2006年9月4日 湖南科技大学 第四章 组合逻辑电路 第四章 组合逻辑电路 （1）串行进位加法器 如何用1位全加器实现两个四位二进制数相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =? 低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。 2、多位数加法器 0 定义两个中间变量Gi和Pi ： Gi= AiBi （2）超前进位加法器 提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。 定义第i 位的进位信号（Ci ）： Ci= Gi＋Pi Ci-1 4位全加器进位信号的产生： C0= G0+P0 C-1 C1= G1+P1 C0 C1 = G1+P1 G0+ P1P0 C-1 C2= G2+P2 C1 C2 = G2+P2 G1+ P2 P1 G0+ P2 P1 P0C-1 C3= G3+P3 C2 = G3+P3 （G2+ P2 C1 )=G3+P3 G2+P3P2 C1 =G3+P3 G2+P3P2 (G1+ P1C0 ) C3 =G3+P3 G2+P3P2 G1+ P3P2 P1 (G0+ P0C-1) [Gi= AiBi Ci= Gi＋Pi Ci-1 超前进位集成4位加法器74LS283 74HC283逻辑框图 74HC283引脚图 4. 超前进位加法器74LS283的应用 例1. 用两片74LS283构成一个8位二进制数加法器。 在片内是超前进位，而片与片之间是串行进位。 8421码输入 余3码输出 1 1 0 0 例. 用74283构成将8421BCD码转换为余3码的码制转换电路 。 8421码 余3码 0000 0001 0010 0011 0100 0101 ?? ?? +0011 +0011 +0011 CO 集成超前进位产生器74LS182 逻辑图 逻辑符号 3 减法运算 在实际应用中，通常是将减法运算变为加法运算来处理，即采用加补码的方法完成减法运算。 若n位二进制的原码为N原，则与它相对应的2 的补码为 N补=2N ?N原 补码与反码的关系式 N补=N反+1 设两个数A、B相减，利用以上两式 可得 A ?B=A+B补?2n=A+B反+1?2n 1）A?B ? 0的情况。 2）A?B 0的情况。 结果表明，在A–B ? 0时，如加补进位信号为1，所得的差就是差的原码。 在A–B 0时，如加补的进位信号为0，所得的差是差绝对值的补码。 A=0101 ，B=0001 A= 0001 ，B=0101 1 0 1 0 0 0 1 1 0 0 0 1 1 0 输出为原码的4位减法运算逻辑图 4.5 组合可编程逻辑器件 可编程逻辑器件是一种可以由用户定义和设置 逻辑功能的器件。该类器件具有逻辑功能实现 灵活、集成度高、处理速度快和可靠性高等特点。 4.5.1 PLD的结构、表示方法及分类 与门 阵列 或门 阵列 乘积项 和项 PLD主体 输入 电路 输入信号 互补 输入 输出 电路 输出函数 反馈输入信号 可由或阵列直接输出，构成组合输出； 通过寄存器输出，构成时序方式输出。 1、PLD的基本结构 1. 七段显示译码器 （1）最常用的显示器有：半导体发光二极管和液晶显示器。 共阳极显示器 共阴极显示器 a b c d f g e 显示器分段布局图 常用的集成七段显示译码器 ----------CMOS七段显示译码器74HC4511 LT H H L H H H H H L L H H H L 9 H H H H H H H L L L H H H L 8 L L L L H H H H H H L H H L 7 H H H H H L L L H H L H H L 6 H H L H H L H H L H L H H L 5 H H L L H H L L L H L H H L 4 H L L H H H H H H L L H H L 3 H L H H L H H L H L L H H L 2 L L L L H H L H L L L H H L 1 L H H H H H H L L L L H H L 0 g f e d c b a 字形 输 出 输 入 十进制或功能 D3 D2 D1 D0 BL LE CMOS七段显示译码器74HC4511功能表 * * × × × × H H H 锁 存 熄灭 L L L L L L L × × × × H L × 灭 灯 H H H