EDA第5章verilogHDL语法规范汇编.pptx

第5章 Verilog HDL语言规范 Verilog HDL程序结构 基本结构：模块（module） 复杂电子电路的构建，主要是通过模块的相互连接调用来实现的。 Verilog中的模块类似C语言中的函数，它能够提供输入、输出端口，通过例化调用其他模块。 该模块可以被其它模块例化调用，模块中可以包括组合逻辑部分和时序逻辑部分。 Module 模块名（端口列表） endmodule Verilog HDL程序结构 端口定义 input 输入端口 output 输出端口 inout 输入/输出端口 数据类型说明 wire reg parameter 逻辑功能定义 assign always function task …… 模块结构的组成 Verilog HDL程序结构 module 。。。endmodule 模块名 是模块唯一的标识符。 端口列表 是由模块各个输入、输出和双向端口组成的一个端口列表。 数据类型说明 用来说明模块内用到的数据对象是网络类型还是变量类型。 逻辑功能定义 通过使用逻辑功能语句实现具体的逻辑功能。 模块结构的组成 Verilog HDL程序结构 注 ！！ Verilog HDL区分大小写，也就是说大小写不同的标识符是不同的。 Verilog HDL程序的书写与C语言类似，一行可以写多条语句，也可以一条语句分成多行书写。 每条语句以分号结束，endmodule语句后不加分号。 空白（新行、制表符和空格）没有特殊意义。 Verilog HDL程序结构--模块声明 模块声明包括模块名字，模块的输入和输出端口列表。模块的定义格式如下： module module_name(port_name1, …, port_namen); …. …. …. endmodule 其中： module_name为模块名，是该模块的唯一标识。 port_name为端口名，这些端口名使用“，”分割。 Verilog HDL程序结构--模块引用 两种引用方式 1）在引用时，严格按照端口定义顺序来连接。 模块名（portname1，portname2，…）; 2)用“.”，标明原模块是定义时规定的端口名。 模块名（.portname1（inst1），portname2（inst2）…）; Verilog HDL程序结构--端口定义 端口是模块与外部其它模块进行信号传递的通道（信号线），模块端口分为输入、输出或双向端口。 1．输入端口的定义格式 input input_port_name, ...other_inputs...; 其中： input为关键字，用于声明后面的端口为输入端口。 input_port_name为输入端口名字。 other_inputs为用逗号分割的其它输入端口的名字。 Verilog HDL程序结构--端口定义 2．输出端口的定义格式 output output_port_name,...other_outputs...; 其中： output为关键字，用于声明后面的端口为输出端口。 output_port_name为输出端口名字。 other_outputs为逗号分割的其它输出端口的名字。 Verilog HDL程序结构--端口定义 3．输入输出端口（双向端口）的定义格式 inout inout_port_name,...other_inouts...; 其中： inout为关键字，用于声明后面的端口为输入输出类型的端口。 other_inouts为输入/输出端口的名字。 other_inouts为逗号分割的其它输入/输出端口的名字。 Verilog HDL程序结构--端口定义 注 在声明输入端口、输出端口或者输入输出端口时，还要声明其数据类型。 对于端口来说，可用的数据类型是网络型（net）或者寄存器（reg）型。 当没有明确指定端口类型时，将端口默认为网络类型。 可以将输出或输入端口重新声明为寄存器类型。无论是在网络类型说明还是在寄存器类型说明中，网络类型或寄存器类型必须与端口说明中指定的宽度相同。 不能将输入和双向端口指定为寄存器类型。 Verilog HDL程序结构--端口定义 例：端口声明实例 module test（a, b, c, d, e, f, g, h）; // I/O说明的格式 input [7:0] a; // 没有明确的说明–网络是无符号的 input [7: