EDA第5章时序电路的Verilog设计-2014解答.pptVIP

第5章;;同步和异步;5.1.3 使能和异步复位;5.1.4 同步复位;5.1.5 电平锁存器;5.1.6 电平锁存器的复位控制;5.1.7 异步电路;5.1.8 时钟表示的对、错;课堂作业：1、使用D触发器设计一个2分频的电路2、设计一个锁存器，使用选择信号SEL来设置锁存器的类型：为1时是时钟沿锁存器，为0时是电平锁存器，而且是在时钟的低电平锁存。（提示：使用3个进程语句）;5.2 计数器的设计;5.2 计数器的设计;5.2.1 简单计数器的设计;仿真波形、RTL级原理图和工作过程;5.5.2 实用计数器的设计;仿真波形;5.3 移位寄存器的设计;5.3.1 同步装载功能的设计;仿真波形;5.3.2 复位功能的设计;5.4 计数器的自动装载和清零;5.4.1 同步装载功能的设计;仿真波形;LD放大波形时序;5.4.2 自动异步装载的设计;仿真波形;5.4.3 自动异步清零的设计;仿真波形;RST波形放大的时序;5.5 分频器的设计;2n分频：使用计数器实现。 例子：使用4位计数器，可得到2，4，8，16分频时钟，而且时钟均匀，占空比50%。 偶数分频（2m分频）：使用2m进制计数器实现，而且可使时钟均匀，占空比50%。 例子：设计一个6分频时钟，则需要一个6进制计数器来实现。 ; 奇数分频（2m-1分频）：使用2m-1进制计数器实现，但时钟不均匀，占空比可以控制为m/(2