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EDA秒表课程设计
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设计任务及要求：
本设计的任务就是设计一个数字钟，要求显示格式为小时－分钟－秒钟。系统时钟选择时钟模块的10KHz，要得到1Hz时钟信号，必须对系统时钟进行10,000次分频。用S1按键作为系统时钟复位，复位后全部显示00－00－00。
指导教师签名：
2010年 月 日
二、指导教师评语：
指导教师签名：
2010年 月 日
三、成绩
指导教师签名：
2010年 7 月 3 日
目录
设计目的
………………………………………………………………………………………4
二、设计要求
………………………………………………………………………………………4
三、电路及连线设计
………………………………………………………………………………………4
四、使用说明
………………………………………………………………………………………5
五、程序
………………………………………………………………………………………5
六、设计总结
………………………………………………………………………………………12
七、参考文献
………………………………………………………………………………………12
数字时钟设计
一、设计目的 本设计的任务就是设计一个数字钟，要求显示格式为小时－分钟－秒钟。系统时钟选择时钟模块的10KHz，要得到1Hz时钟信号，必须对系统时钟进行10,000次分频。用S1按键作为系统时钟复位，复位后全部显示00－00－00。
Clock选择10KHZ。
二、设计要求 （1）要求可以显示时、分、秒。
（2）十分之间，分秒之间要有分隔符。
（3）具有整点报时功能。
（4）具有复位功能。
三、电路及连线设计
四、使用说明
管脚分配：
实验符号对应附录符号管脚ClkClockPIN_29Display[0]APIN_62Display[1]BPIN_61Display[2]CPIN_60Display[3]DPIN_59Display[4]EPIN_58Display[5]FPIN_57Display[6]GPIN_56Display[7]DPPIN_55SEG_SEL[0]SEL0PIN_63SEG_SEL[1]SEL1PIN_64SEG_SEL[2]SEL2PIN_65RstS1PIN_66
五、程序设计如下：
程序共分为八个模块：
1mincount模块：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY mincount IS
PORT (res,clk,en:IN STD_LOGIC;
ca:OUT STD_LOGIC;
a,b:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END mincount;
ARCHITECTURE rtl OF mincount IS
SIGNAL aout,bout: STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL cout: STD_LOGIC;
BEGIN
PROCESS (clk,res)
BEGIN
IF (res=0)THEN
aout=0000;
bout=0000;
cout=0;
ELSIF (clkevent and clk=1)THEN
IF (en=1)THEN
IF (bout4)THEN
IF (aout8)THEN
aout=0000;
bout=0000;
cout=1;
ELSE
aout=aout+1;
END IF;
ELSE
IF (aout=9)THEN
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