实验利用MSI设计组合逻辑电路.docVIP

实验三 利用MSI设计组合逻辑电路 一、实验目的： 1． 熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能与使用方法。 2． 掌握用MSI设计的组合逻辑电路的方法。 二、实验仪器及器件 实验仪器或器件 数量 数字电路实验箱 1 数字万用表 1 示波器 1 74LS00 1 74LS197 1 74LS138 1 74LS151 1 三、实验原理： 1．用译码器现实组合逻辑电路 译码器是将每个输入的二进制代码译成对应的输出高、低电平信号。如图（一）为3线—8线译码器。当附加控制门GS的输出为高电平(S=1)时，可由逻辑图写出。 从上式可看出。Y0—Y7同时又是A2、A1、A0这三个变量的全部最小项的译码输出。所以这种译码器也叫最小项译码器。如果将A2、A1、A0当作逻辑函数的输入变量，则可利用附加的门电路将这些最小项适当的组合起来，便可产生任何形式的三变量组合逻辑函数。 例如用3线-8线译码器74LS138实现全加器。列出真值表如表（一）所示。A、B是加数与被加数，Cn是低位向本位的进位，S为本位和，Cn+1位是本位向高位的进位。由真值表可得全加器的最小项之和表达式。 令74LS138的输入A2=A、A1=B、A0=C，在其输出端附加两个与非门，按照上述全加器的逻辑函数式连接。即可实现全加器功能。如图（二） 表（一）全加器真值 图（二）74LS138实现全加器逻图 A B Cn S Cn+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 2．用数据选择器实现组合逻辑电路 数据选择器的功能是从一组输入数据中选出某一个信号输出。或称为多路开关。如图（三）为双四选一数据选择器74LS153逻辑图。Y1和Y2为两个独立的输出端，S1和S2为附加控制端用于控制电路工作状态和扩展功能。 A1、A0为地址输入端。D10. D11. D12. D13或D20. D21. D22、D23为数据输入端。通过选定不同的地址代码即可从4个数据输入端选出要的一个，并送到输出端Y。输出逻辑式可写成： Y1=A1A0D10+A1A0D11+A1A0D12+A1A0D13·S1 其简化真值表如表（二）所示： 表（二）74LS153的真值表 S A1 A0 Y1 1 X X 0 0 0 0 D10 0 0 1 D11 0 1 0 D12 0 1 1 D13 从上述可知，如果将A1、A0作为两个输入变量，同时令D10. D11. D12. D13为第三个输入变量的适当状态（包括原变量、反变量、0和1），就可以在数据选择器的输出端产生任何形式的三变量组合逻辑电路。 例如用双4选1数据选择器，实现二进制全减器，全减器的真值表如表（三）。其中A和B为减数与被减数，Bn为低位向本位的借位，D为本位差，Bn-1为向高位的借位。其真值表可写出全减器的最小项表达式。 D=ABBn+ABBn+ABBn+ABBn Bn-1=ABBn+AB·1+AB·0+ABBn 将上式与数据选择器逻辑函数比较可得： D10=Bn；D11=Bn；D12=Bn；D13=Bn； D20=Bn；D21=1；D22=0；D23=Bn； 可得二进制全减器逻辑图如图（四）所示。 表（三）全减器的真值表 A B Bn D Bn-1 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 四、实验内容 1、用八选一数据选择器151设计一个函数发生器电路它的功能如表（四）所示。待静态测试检查电路工作正常后，进行动态测试。将74LS197连接成十六进制作为电路的输入信号源，用示波器观察并记录CP.、S1、 S0、 A、 B、Y的波形。 表（四）函数发生器功能表 2、数据分配器与数据选择器功能相反。它是将一路信号送到地址选择信号指定的输出。如输入为D，地址信号为A、 B、C，可将D按地址分配到八路输出F0、F1、F2、F3、F4、F5、F6 、F7。其真值表如表（五）所示。试用3线--8线译码器74LS138实现该电路。将74LS197连接成八进制作为电路的输入信号源，将QDQCQB分别与A.、B、C连接，D接模拟开关，静态检测正确后，用示波器观察并记录D=1时，CP、 A、 B、C及F0-F7的波形。（提示：将74LS138附加控制端S1作为数据输入端，同时令S2=S3l=0，A2A1A0作为地址输入端，即可将S1送