王前-数字系统设计-第五章 时序逻辑电路.pptVIP

第四章 时序逻辑电路;本章内容 概述 锁存器的设计 触发器的设计 寄存器的设计 计数器的设计 乘法器的设计;时序逻辑电路 时序逻辑电路是一种输出不仅与当前的输入有关，而且与其输出状态的原始状态有关的电路。相当于在组合逻辑的输入端加上了一个反馈输入，在其电路中有一个存储电路，可以将输出的状态保持住。;时序逻辑电路——有记忆功能;由于时序逻辑电路，包含的存储电路，因此不能采用组合逻辑电路的描述方式。时序电路引进了现态和次态的概念。使用逻辑表达式进行描述。描述方式如下：;时序电路的分类;同步时序逻辑电路 所有的存储元件都在时钟脉冲CP统一控制下，用触发器作为存储元件。只有一个“时钟信号”，所有的内部存储器，只会在时钟的边沿时候改变。;优点： 简单。每个电路里的运算必须要在时钟的两个脉冲之间固定的间隔内完成，称为一??时钟周期。满足该条件下的电路是可靠的。;异步时序逻辑电路 异步时序逻辑是设计上困难度最高的。最基本的储存元件是锁存器。锁存器可以在任何时间改变它的状态，依照其它的锁存器信号的变动，它们新的状态就会被产生出来。;锁存器的设计;锁存器 为了与触发器相类比，我们先介绍锁存器。锁存器是一种电平敏感的寄存器，典型的例子有RS锁存器与D锁存器。;Library ieee; Use ieee.std_logic_1164.all; Entity SR_latch2 is