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第二章 CMOS逻辑; CMOS晶体管是个4端器件：栅、源、漏、衬底。CMOS晶体管是个开关，而开关必须导通或接通才能使电流在源漏之间流过。就数字信号而言，晶体管的源、漏两端是等效的，不必担心电开关的两端如何标记。 ;;2.1 CMOS晶体管;2.1.1 p-沟晶体管;2.1.3 SPICE模型;2.1.4 逻辑电平; P-沟道晶体管提供强“1”，但弱“0”。有时称弱“0”和“1”为退化的逻辑电平。在CMOS工艺中，可以同时采用这两种晶体管形成强“0”逻辑电平和强“1”逻辑电平。;2.2 CMOS工艺;2.3 CMOS设计规则;2.4 组合逻辑单元; 可将上图的AOI221单元的功能表示为： Z=(AB+CD+E)’ 也可将该方程式明确的写成Z=OAI(A,B,C,D,E)。 这种标记方法很有效。;2.4.1 推进反向符;2.4.2 驱动强度;2.4.3 传输门; 用两个TG组成一个多路选择器，经常将多路选择器写成MUX，当A和B两个数据输入并有选择信号 S时MUX功能为： Z=TG(A,S’)+TG(B,S) 可将它写成Z=A.S’+B.S。; 上图显示，MUX是可行的，但是如果级联MUX则有潜在的电荷分配问题。多数的ASIC库使用反相器对输出进行缓冲，用这一更保险的方法建立MUX单元时，MUX也随之反向。为了得到可靠地非反向MUX，在输入和输出之间加缓冲需要三个门12个晶体管。;思考：1.如何使用标准逻辑单元实现反向MUX。 ; 以下因素决定MUX如何获得最佳实现： 1.想要选择输入和输出间的延迟最小还是数据输入和输出间的延迟最小? 2.想要反向MUX还是非反向的MUX? 3.是否采用逻辑单元输入直接连接到传输门源/漏扩散区(有些公司禁止这样的传输门输入，因为一些仿真工具处理不了）？ 4.是否采用逻辑单元输出直接连接到传输门源/漏扩散区（有些公司不允许时因为有电荷分配问题）？ 5.需要怎样的驱动强度（尺寸重要还是速度重要）？ 最小尺寸的TG速度略低于最小尺寸的反相器，所以用TG和标准逻辑单元形成2：1MUX没有很大的差别，但是对于4：1或更大的MUX差别就显得很重要了。; 2.4.4 异-或单元;思考：如何用标准逻辑单元实现2输入XOR。;2.5 时序逻辑单元;2.5.1 锁存器; 我们注意到，输出Q端无缓冲并直接连接到I2的输出和I3的输入上，他是存储节点。在ASIC库中，为谨慎起见，我们采取保守的方法，加入反相器作为输出缓冲，隔离灵敏的存储节点，由此使Q反向，因为我们需要在a中加入两个反相器。 图示为正-使能的D锁存器。思考：如何构成负-极性的D锁存器。;2.5.2 触发器; 主、从锁存器的组合在时钟的下降沿可获取或采集D输入端信号，其特性完全不同于锁存器。思考：如何构成正边沿触发的触发器。; 图示波形表示触发器的工作状况，给出了建立时间、保持时间和延迟时间的概念。在图中时间是从波形通过50%VDD来测量的。一般描述选择的是0.5或者0.65/0.35，或0.1/0.9（无标准的描述翻转点的方法）。有些供应商对输入输出波形采用不同的翻转点（尤其是在I/O单元中）。 我们描述的是D触发器，是迄今为止ASIC设计中最广泛使用的类型。本书谈到逻辑单元时，有术语寄存器指一个以上的触发器。 ;2.5.3 时钟控制反相器;2.6 数据通路逻辑单元; 先将4个ADD单元连接在一起建立1个4位行波进位加法器(RCA)。图c所示为ADD单元的版图。A，B和CIN输入都采用水平方向通行的m1互连-称其为数据信号。其他信号可以从顶部至底部输入和输出并用m2垂直穿过数据通路-我们称这些信号为控制信号。也可将m1用作控制信号，m2用作数据信号，但通常在相同的结构中，不混合使用这些方法。控制信号一般是时钟信号和各元件共用的其他信号。建立4位加法器时，将4个ADD单元堆叠起来，产生图d所示的阵列结构。; 以这种方式进行数据数据信号操作的总线宽度逻辑的布图称之为数据通路，ADD