Verilog语法基础.pptVIP

操作符类型;Verilog中的大小(size)与符号;算术操作符;按位操作符;逻辑操作符;逻辑反与位反的对比;一元归约操作符;移位操作符;关系操作符;相等操作符;相等操作符;相等操作符;条件操作符;条件操作符;复制;复习;行为描述;过程(procedural)块;第11章 行为建模;过程赋值(procedural assignment);过程时序控制;简单延时;边沿敏感时序;wait语句;命名事件(named event);行为描述举例;RTL描述举例;块语句;块语句（续）;延迟赋值语句;延迟赋值语句;阻塞赋值与非阻塞赋值;阻塞赋值与非阻塞赋值;阻塞赋值与非阻塞赋值;阻塞赋值与非阻塞赋值;阻塞赋值与非阻塞赋值;阻塞赋值与非阻塞赋值;阻塞赋值与非阻塞赋值;条件语句（if分支语句）;条件语句（case分支语句）;条件语句-case语句;循环(looping)语句;循环(looping)语句-repeat;. . . reg [7: 0] tempreg; reg [3: 0] count; . . . count = 0; while (tempreg) // 统计tempreg中 1 的个数 begin if (tempreg[ 0]) count = count + 1; tempreg = te