3.第二章基本逻辑运算及集成逻辑门(22_46)_课件.ppt

第二章  基本逻辑运算及集成逻辑门;2.1 基本逻辑运算;2.1.1 与逻辑（与运算、逻辑乘）;2.1.1 与逻辑（与运算、逻辑乘）;2.1.2 或逻辑（或运算、逻辑或）;2.1.2 或逻辑(或运算、逻辑加);2.1.3 非逻辑(非运算，逻辑反）;2.1.3 非逻辑(非运算， 逻辑反);课堂练习;2.2 常用复合逻辑;2.2.1 与非逻辑 – 与非门;2.2.2 或非逻辑 – 或非门;2.2.3 与或非逻辑 – 与或非门;2.2.4 “异或”逻辑及“同或”逻辑;1、异或逻辑 – 异或门;2、 同或逻辑 – 同或门;3、反函数;2.2.4 多变量的“异或”运算;多变量的“异或”逻辑 输入变量中，有奇数个1时，输出值为1； 反之，输出值为0。 应用于奇偶校验 偶校验码校验位的产生电路； 奇校验码的接收端的错码检测电路。 ;2.2.4 多变量的“同或”运算;偶数个变量的“同或” = 这些变量的“异或”之非 奇数个变量的“同或” = 这些变量的“异或”;课堂练习;2.3.1 正负逻辑;2.3.2 逻辑运算的优先级别;2.3.3 逻辑运算的完备性;2.4 集 成 逻 辑 门;2.4.1 TTL与非门;R;2、主要参数*;* 开门电平UON 保证与非门输出标准低电平时，允许输入的高电平的最小值 1.4－1.8V 关门电平UOFF 保证与非门输出标准高电平的90%(2.7 V)时，允许输入的低电平的最大值 0.8－1 V;* 高电平噪声容限(高电平干扰容限)UNH 在保证与非门输出低电平的前提条件下， 允许叠加在输入高电平上的最大负向干扰电压； UNH=UIH-UON=3-1.8=1.2V。 高电平噪声容限(低电平干扰容限)UNL 保证与非门输出高电平的前提下，允许叠加在输入低电平上的最大正向干扰电压； UNL=UOFF-UIL=0.8-0.3=0.5V。;导通延迟时间tpHL 从输入端接入高电平开始，到输出端输出低电平为止，所经历的时间； 截止延迟时间tpLH 从输入端接入低电平开始，到输出端输出高电平为止，所经历的时间 平均传输延迟时间tpd; 扇入系数NI 扇入系数是门电路的输入端数。一般NI≤5，最多不超过8。当需要的输入端数超过NI时，可以用与扩展器来实现。 扇出系数NO 在保证门电路输出正确的逻辑电平和不出现过功耗的前提下，其输出端允许连接的同类门的输入端数。一般NO≥8，NO越大，表明门的负载能力越强。 ;2.4.2 OC门和??态门;1、OC门（集电极开路门 OpenC ）;OC门 – “线与”;2 、三态门(TS门或TSL门);G = 0 正常的与非门 G = 1 禁止状态 输出端相当于悬空 三态门与负载之间 无信号联系 注意 禁止状态不是逻辑状态 三态门不是三值逻辑门;3、 三态门和OC门的性能比较 三态门的开关速度比OC门快。 允许接到总线上的三态门的个数，原则上不受 限制，但允许接到总线上的OC门的个数受到上 拉电阻取值条件的限制。  OC门可以实现“线与”逻辑，而三态门则不能。;课堂练习;2.4.3 MOS集成逻辑门;PMOS;NMOS;1、 CMOS反相门(CMOS非门);2、CMOS与非门;2、CMOS与非门;3. CMOS或非门;3. CMOS或非门;4. CMOS传输门;4. CMOS传输门;5. CMOS三态非门;CMOS逻辑电路的特点;2.4.4 集成逻辑门使用中的实际问题;练习与作业