EDA技术项目5BCD_7段显示译码器.pptVIP

1位半加器的原理图设计;1位全加器的原理图设计;另一种方法设计1位全加器的原理图;使用Max+PlusII软件进行1位二进制全加器的功能仿真。 ;仿真波形如下图所示;1位半减器VHDL设计;1位全减器VHDL设计;本次课内容; 硬件执行：并行执行（VHDL本质） 仿真执行：顺序执行、并行执行 分为两大类：顺序（Sequential）描述语句 并行（Concurrent）描述语句;顺序描述语句： 执行顺序与书写顺序一致，与传统软件设计 语言的特点相似。顺序语句只能用在进程与子程 序中。 可描述组合逻辑、时序逻辑。 常用的顺序描述语句： 赋值语句； if语句；case语句；loop语句； next语句；exit语句；子程序；return语句； wait语句；null语句。;一 对象与赋值语句 1、VHDL中常用的 5 种对象： 1）简单名称，如 my_var; 2）索引名称，如 my_array_var(3); 3）片断名称，如 my_array_var(3 to 6); 4）记录域名，如 my_record.a_field; 5）集合，如(my_var1, my_var2)。 所有对象均分为：变量和信号 对象 ：