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第4章VerilogHDL常用组合电路设计
常用组合电路设计指导; 主要内容 ;组合逻辑电路定义;组合逻辑建模方法;Verilog 过程及译码电路; 多路选择器(MUX);/******************************************\
mux4_1.v参考设计(1)
\******************************************/
module mux4_1（a,b,c,d,sel,dout);
input a,b,c,d;
input [1:0] sel;
output dout;
reg dout;
always@(a or b or c or d or sel)
begin
case(sel)
2’b00:dout=a;
2’b01:dout=b;
2’b10:dout=c;
2’b11:dout=d;
endcase
end
endmodule
;/******************************************\
mux4_1.v参考设计(2)
\******************************************/
module mux4_1（a,b,c,d,sel,dout);
input a,b,c,d;
input [1:0] sel;
output dout;
reg dout;
always@(a or b or c or d or sel)
begin
if(sel==2’b00)
dout=a;
else if(sel==2’b01)
dout=b;
else if(sel==2’b10)
dout=c;
else dout=d;
end
endmodule
;/******************************************\
mux4_1.v参考设计(3)
\******************************************/
module mux4_1（a,b,c,d,sel,dout);
input a,b,c,d;
input [1:0] sel;
output dout;
wire dout;
assign dout=(sel==2’b00)?a:
(sel==2’b01)?b:
(sel==2’b10)?c:d;
endmodule
; 半加器电路; 半加器; 加法器电路; 半加器电路原理图;/******************************************\
adder.v参考设计（1）
\******************************************/
module adder(
a1,
a2,
b,
c
);
input a1,a2;
output b;
output c;
wire b,c;
assign b=a1^a2;
assign c=ab;
endmodule ;/******************************************\
adder.v参考设计（2）
\******************************************/
module adder(
a1,
a2,
b,
c
);
input a1,a2;
output b;
output c;
wire b,c;
assign {c,b}=a1+a2;
endmodule ; 全加器; 全加器; 全加器; 一位全加器;/*************************
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