五章 CPU的结构.pptVIP

第五章 CPU的结构 ;5.1 CPU的组成;5.1.1 CPU的功能;指令执行流程;5.1.2 CPU的组成;运算器;寄存器组;控制器;中断系统;时序部件;5.1.3 CPU内部数据通路组成;5.1.3 CPU内部数据通路组成;CPU内部总线;CPU的典型数据通路结构;（1）不采用CPU总线结构;（2）单组内总线、分立寄存器结构;（3）单组内总线、集成寄存器结构;（4）多组内总线结构;实例：8085的部件设置和数据通路结构;;5.2 多级时序与时序系统;5.2.1 时序控制方式;同步控制方式;异步控制方式;联合控制方式;5.2.2 指令周期与多级时序;指令周期;多级时序系统;时序层次划分，即分解指令的执行步骤成几个层次？到何时为止？;3、CPU工作周期。由数据通路的分析可知，一个工作周期的操作可以分成几步完成，例如变址方式读取源操作数，需先进行变址计算，然后发送地址读取数据。所以在同步控制方式中，时序系统应按固定（大致相等）时间分??设置时钟周期。每个时钟周期（也称为一拍）完成一步操作，如一次传送、加、减等，这是时序系统中最基本的时间分段，各时钟周期长度相等。 确定时钟周期的长度一般有两种设计策略。 一种设计策略是在考虑CPU内部操作需要，同时也考虑访问主存的需要。 另一种设计策略是按照CPU内部操作的需要确定时钟周期的长短。如果按同步方式访问主存，则一次读/写周期允许占用多个时钟周期，此时对于主存的读写可以采用异步控制方式，则不受时钟周期长度的控制。;时序状态的表示。即如何标识指令执行的当前时间处于何层次？如何标识时序层次的切换？ ;各时序层次关系;多级时序的形成;5.2.3 实例：8085 OUT指令的时序 ;5.3 小结