专题二_case语句与状态机.pptVIP

CASE语句与 有限状态机;一、CASE语句; 注意：; 四选一电路描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux4_1 IS PORT(a,b,c,d:IN STD_LOGIC; sel:IN STD_LOGIC_VECTOR(1 DOWNTO 0); y:OUT STD_LOGIC); END mux4_1; ; SIGNAL value : INTEGER RANGE 0 TO 15; SIGNAL out1 : STD_LOGIC ; ... CASE value IS -- 缺少以WHEN引导的条件句 END CASE； ... CASE value IS WHEN 0 = out1= 1 ; -- value2～15的值未包括进去 WHEN 1 = out1= 0 ; END CASE ... CASE value IS WHEN 0 TO 10 = out1= 1; -- 选择值中5～10的值有重叠 WHEN 5 TO 15 = out1= 0; END CASE;;二、有限状态机;VHDL状态机的一般形式 ;2. 主控时序进程 ;3. 主控组合进程 ;COM:PROCESS(current_state, state_inputs) –主控组合进程 BEGIN CASE current_state IS WHEN s0 = comb_outputs= 5; IF state_inputs = 00 THEN next_state=s0; ELSE next_state=s1; END IF; WHEN s1 = comb_outputs= 8; IF state_inputs = 00 THEN next_state=s1; ELSE next_state=s2; END IF; WHEN s2 = comb_outputs= 12; IF state_inputs = 11 THEN next_state = s0; ELSE next_state = s3; END IF; WHEN s3 = comb_outputs = 14; IF state_inputs = 11 THEN next_state = s3; ELSE next_state = s0; END IF; END case; END PROCESS; END behv;;4. 辅助进程 ;接上页;Moore型有限状态机的设计 ;ADC采样控制设计及多进程结构状态机 ;ADC采样控制设计及多进程结构状态机 ;共有5个工作状态 S0，s1，初始化并启动ADC S2，数据转换状态，当EOC=0时表示转换结束 S3，允许输出转换好的数据 S4，状态机向锁存器发出信号LOCK，锁存器对转换器输出数据逐位锁存;7.2.1 ADC采样控制设计及多进程结构状态机 ;7.2 Moore型有限状态机的设计 ;ADC采样控制设计及多进程结构状态机 ;7.2.1 ADC采样控制设计及多进程结构状态机 ;Moore型有限状态机的设计 ;7.2.2 序列检测器之状态机设计 ;序列检测器之状态机设计 ;Mealy型有限状态机的设计 ;接上页;由于并行的时钟上升与DIN2输入数据 之间存在交错，输出短暂数据，导致毛刺;竞争(Competition): 在组合逻辑电路中，某个输入变量通过两条或两条以上的途径传到输出端，由于不同途径延迟时间不同，到达输出门的时间就有先有后，这种现象称为竞争。 冒险(risk)：信号在器件内部传递有延时，延时的大小与连线长短和逻辑单元数目有关，同时受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出现一些