- 1、本文档共74页,可阅读全部内容。
- 2、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
- 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
查看更多
第二章基本逻辑运算
《数字电子技术基础》教学课件 王泽生;第二章 逻辑代数基础;2.1 概述;2.2 逻辑代数中的三种基本运算;与;或;非;几种常用的复合逻辑运算;几种常用的复合逻辑运算;几种常用的复合逻辑运算; 2.3.1 基本公式
2.3.2 常用公式;2.3.1 基本公式;公式(17)的证明(公式推演法):;公式(17)的证明(真值表法):;2.3.2 若干常用公式;2.4 逻辑代数的基本定理;2.4.1 代入定理;2.4.1 代入定理;2.4 逻辑代数的基本定理;2.4.2 反演定理;2.5.1 逻辑函数
Y=F(A,B,C,······)
------若以逻辑变量为输入,运算结果为输出,则输入变量值确定以后,输出的取值也随之而定。输入/输出之间是一种函数关系。
注:在二值逻辑中,
输入/输出都只有两种取值0/1。;2.5.2 逻辑函数的表示方法;真值表;逻辑式
将输入/输出之间的逻辑关系用与/或/非的运算式表示就得到逻辑式。
逻辑图
用逻辑图形符号表示逻辑运算关系,与逻辑电路的实现相对应。
波形图
将输入变量所有取值可能与对应输出按时间顺序排列起来画成时间波形。;
卡诺图
EDA中的描述方式
HDL (Hardware Description Language)
VHDL (Very High Speed Integrated Circuit …)
Verilog HDL
EDIF
DTIF
。。。
;举例:举重裁判电路;各种表现形式的相互转换:;真值表 逻辑式:
找出真值表中使 Y=1 的输入变量取值组合。
每组输入变量取值对应一个乘积项,其中取值为1的写原变量,取值为0的写反变量。
将这些变量相加即得 Y。
把输入变量取值的所有组合逐个代入逻辑式中求出Y,列表
;逻辑式 逻辑图
1. 用图形符号代替逻辑式中的逻辑运算符。
;逻辑式 逻辑图
1. 用图形符号代替逻辑式中的逻辑运算符。
2. 从输入到输出逐级写出每个图形符号对应的逻辑运算式。
;波形图 真值表;最小项 m:
m是乘积项
包含n个因子
n个变量均以原变量和反变量的形式在m中出现一次
;最小项举例:;最小项的编号:;最小项的性质;逻辑函数最小项之和的形式:;逻辑函数最小项之和的形式:;逻辑函数最小项之和的形式:;逻辑函数最小项之和的形式:;逻辑函数最小项之和的形式:;逻辑函数最小项之和的形式:;逻辑函数最小项之和的形式:;2.6 逻辑函数的化简法;2.6.1公式化简法
反复应用基本公式和常用公式,消去多余的乘积项和多余的因子。
例:
;2.6.1公式化简法
反复应用基本公式和常用公式,消去多余的乘积项和多余的因子。
例:
;2.6.1公式化简法
反复应用基本公式和常用公式,消去多余的乘积项和多余的因子。
例:
;2.6.1公式化简法
反复应用基本公式和常用公式,消去多余的乘积项和多余的因子。
例:
;2.6.1公式化简法
反复应用基本公式和常用公式,消去多余的乘积项和多余的因子。
例:
;2.6.2 卡诺图化简法;表示最小项的卡诺图;表示最小项的卡诺图;表示最小项的卡诺图;五变量的卡诺图;用卡诺图表示逻辑函数;用卡诺图表示逻辑函数;用卡诺图表示逻辑函数; 用卡诺图化简函数;合并最小项的原则:
两个相邻最小项可合并为一项,消去一对因子
四个排成矩形的相邻最小项可合并为一项,消去两对因子
八个相邻最小项可合并为一项,消去三对因子
;两个相邻最小项可合并为一项,消去一对因子;化简步骤:
------用卡诺图表示逻辑函数
------找出可合并的最小项
------化简后的乘积??相加
(项数最少,每项因子最少)
;卡诺图化简的原则;例:;例:;例:;例:;例:;例:;约束项
任意项
逻辑函数中的无关项:约束项和任意项可以写入函数式,也可不包含在函数式中,因此统称为无关项。
;2.7.2 无关项在化简逻辑函数中的应用;;;;例:
文档评论(0)