实验7集成计数器〔实验报告要求〕.doc

集成计数器 --实验报告要求 一、实验目的（0.5分） 1.熟悉中规模集成电路计数器的功能及应用。中规模集成电路计数器 序 号 名 称 型号与规格 数 量 备 注 数字电路实验箱 1台 集成芯片 74LS161 1片 四位二进制加法计数器 集成芯片 74LS151 1片 8选1数据选择器 集成芯片 74LS00 1片 4二输入与非门 集成芯片 74LS20 1片 二四输入与非门 三、实验原理（0.5分） 计数器对输入的时钟脉冲进行计数，来一个CP脉冲计数器状态变化一次。根据计数器计数循环长度M，称之为模M计数器（M进制计数器）。通常，计数器状态编码按二进制数的递增或递减规律来编码，对应地称之为加法计数器或减法计数器。 一个计数型触发器就是一位二进制计数器。N个计数型触发器可以构成同步或异步N位二进制加法或减法计数器。当然，计数器状态编码並非必须按二进制数的规律编码，可以给M进制计数器任意地编排M个二进制码。 在数字集成产品中，通用的计数器是二进制和十进制计数器。按计数长度、有效时钟、控制信号、置位和复位信号的不同有不同的型号。 1．74LS161计数器 74LS161是集成TTL四位二进制加法计数器，其符号和管脚分布分别如下图1所示： 表 1为74LS161的功能表：表1 A B C D 0 × × × × ×××× 0 0 0 0 1 0 × × ↑ A B C D A B C D 1 1 0 × × ×××× 保持 1 1 × 0 × ×××× 保持 1 1 1 1 ↑ ×××× 计数 从表1可以知道74LS161在为低电平时实现异步复位（清零）功能，即复位不需要时钟信号。在复位端高电平条件下，预置端为低电平时实现同步预置功能，即需要有效时钟信号才能使输出状态 等于并行输入预置数A B C D。在复位和预置端都为无效电平时，两计数使能端输入使能信号，74LS161实现模16加法计数功能；两计数使能端输入禁止信号， ，集成计数器实现状态保持功能，。在时，进位输出端OC=1。 2．组成任意进制的计数器 在数字集成电路中有许多型号的计数器产品，可以用这些数字集成电路来实现所需要的计数功能和时序逻辑功能。在设计时序逻辑电路时有两种方法，一种为反馈清零法，另一种为反馈置数法。 （1）反馈清零法 反馈清零法是利用反馈电路产生一个给集成计数器的复位信号，使计数器各输出端为零（清零）。反馈电路一般是组合逻辑电路，计数器输出部分或全部作为其输入，在计数器一定的输出状态下即时产生复位信号，使计数电路同步或异步地复位。反馈清零法的逻辑框图见图 2。 图2 反馈清零法框图 （2）反馈置数法 反馈置数法将反馈逻辑电路产生的信号送到计数电路的置位端，在滿足条件时，计数电路输出状态为给定的二进制码。反馈置数法的逻辑框图如图 3所示。 图 3 反馈清零法框图 在时序电路设计中，以上两种方法有时可以并用。 （3）级联--采用并行整体置数法 3.序列信号发生器 在数字信号的传输和测试过程中，有时需要一组特定顺序的串行数字编码，如“0100111”，将这种数字串行信号称为序列信号，用来产生序列信号的电路称为序列信号发生器。构成序列信号发生器的方法主要有：计数器加数据选择器 这种方法简单、直观。如利用74LS161和74LS151产生序列信高位在前）的电路连接图见下图所示。 图 产序列信号发生器一 在CP时钟脉冲信号的作用下，4位二进制计数器74LS161低三位的状态按照000→001→010→011→100→101→110→111→000的循环进行计数。由于这三位输出作为8选1数据选择器74LS151的地址端输入变量，随着状态的变化，D0-D7的状态就出现在Y。通过定义数据选择器输入端的状态，就可以在输出端得到不同的序列信号输出。 五、实验内容及步骤（1分） 1．集成计数器74LS161 功能测试 1）用74LS161四位二进制同步加法计数器组成一个同步十二进制计数器，cp端送入