《集成电子技术》10_3ssic同步时序数字电路的设计.pptVIP

* HIT集成电子技术电子教案------SSIC同步时序数字电路的设计 10.3 SSIC同步时序数字电路的设计 同步时序数字电路的设计过程基本上与时序数字电路的分析过程相反。先给出一个设计的逻辑要求，根据这个要求确定电路的状态转换表，根据状态转换表即可确定驱动方程，根据驱动方程即可画出所设计的时序数字电路的逻辑图。下面以BCD8421码同步计数器为例说明同步时序数字电路的的设计步骤。 确定触发器的级数和类型 确定状态转换表和状态转换条件表 确定数据端的驱动方程式 画出逻辑图 校验 10.3.1.1 确定触发器的级数和类型 如果用n表示触发器的级数，则该时序数字电路的状态数最多为N=2n，相当二进制计数器；若 2n-1＜N＜2n 则必须舍去多余的状态。例如N=10，应n=4， 24=16＞N=10 16-10=6，多余的六个状态应舍去。 所以设计BCD8421码计数器应采用四级触发器，且舍去最后的六个状态。对于同步计数器来说，N不管等于几，其分析方法和设计原则都是一致的。 10.3.1 设计BCD8421码同步计数器 产品一般只提供JK触发器和D触发器，由于JK触发器的逻辑功能最齐全，设计结果往往比较简单，所以经常用JK触发器，但在大规模集成电路中则经常采用D触发器。 10.3.1.2 确定状态转换表和状态转换条件表 将BCD8421码列于状态转换真值表中左侧，并根据原状态确定新状态，新状态实际上是把原态的第一行，即初始状态[0000]拿到下面放在最后一行，其余状态依前向上串一行而得到的。或者说状态序0转换到态序1，态序1就是态序0的新状态；态序1转化到态序2，态序2就是态序1的新状态，……，直至态序9转换到态序0，从而完成一个循环。 有了原状态与新状态的对应关系，就不难通过被选用触发器的派生表得出数据输入端的“0”、“1”值。表10.3.1的右侧就是按JK触发器做出的状态转换条件表。 0 1 1 n + Q n Q n K n J 0 1 0 0 0 1 1 1 0 1 1 0 ? ? ? ? 表10.3.1 状态转换条件表 10.3.1.3 确定数据端的驱动方程式 用卡诺图即可求出驱动方程式，以ＱD、ＱC、ＱB、ＱA作为逻辑变量，将相应的J列和K列的“０”、“１”值移入对应的卡诺图中，舍去的六项可按约束项处理，结果如下： ? ? ? 0 0 0 0 10 1 ? ? 1 ? 0 0 ? 0 0 0 0 1 0 0 1 9 0 ? ? ? ? 0 0 1 1 0 0 1 1 0 0 0 8 ? 1 1 1 1 ? ? ? 1 0 0 0 0 1 1 1 7 ? 0 0 ? 0 ? ? 1 0 1 1 1 0 1 1 0 6 ? 0 ? 1 0 ? 1 ? 0 1 1 0 0 1 0 1 5 ? 0 ? ? 0 ? 0 1 0 1 0 1 0 1 0 0 4 ? ? 1 1 0 1 ? ? 0 1 0 0 0 0 1 1 3 ? ? 0 ? 0 0 ? 1 0 0 1 1 0 0 1 0 2 ? ? ? 1 0 0 1 ? 0 0 1 0 0 0 0 1 1 ? ? ? ? 0 0 0 1 0 0 0 1 0 0 0 0 0 KD KC KB KA JD JC JB JA 新状态 QD′QC′QB′QA′ 原状态 QD QC QB QA 态序 ? ? ? 0 0 0 0 10 1 ? ? 1 ? 0 0 ? 0 0 0 0 1 0 0 1 9 0 ? ? ? ? 0 0 1 1 0 0 1 1 0