基于FPGA的DDR SDRAM控制器的实现.pdfVIP

PLDCPLDFPGA应用 文章编号：1008-0570(2006)01—2-0156-02 DRSD 基于FPGA的DRAM控制器的实现 A ofDDRSDRAMControllerbasedonFPGA Implementation (上海华东师范大学)吴健军初建朋赖宗声 Wu，JianJunChu，JianPeng 摘要：随着现在各种处理器的工作频率越来越快，存储器的读写速度以及外围的控制电路的性能成为直接制约系统的性能 SDRAM控制器的设计。 的瓶颈。介绍了一种基于FPGA的DDR 关键词：DDRSDRAM控制器，FPGA，tcac,DLL 中图分类号：TP911．7 文献标识码： theCPUs S and of controlcircuitbecametheobsta— Abstract：With storagereading／writingspeedcapabilityperiphery speedup，the controllerbasedonFPGA． cle of anewDDRSDRAM tothe paperproposes developmentsystem’8performance．This SDRAlVl Words：DDRController,FPGA，tcac，DLL Key 延迟。DDR不可能在进行完一个读取操作之后就立刻 1引言 进行第两个读取操作，因为读取操作包括电容器的充 DDRSDRAM的原理及特点：DDRSDRAM不需 电和放电另外还包括把信号传送出去的时间，所以在 要提高时钟频率就能加倍提高SDRAM的速度，因为 两个读取操作中间至少留出足够的时间进行这些方 它允许在时钟脉冲的上升沿和下降沿读写数据。至于 面的操作。第二种延迟类型是叫做内部读取延迟(in— 地址和控制信号，还是跟传统的SDRAM一样，在时钟 的上升沿进行传输。 迟非常的相似，但是不是由停止／RAS和／CAS激活而 DataRate DDR(DoubleSDRAM)，能够以相同频 产生的．而是由于要激活／RAS和／CAS而产生的。比 率SDRAM的两倍来传输数据，每个时钟周期传输两 次数据．它在时钟信号的上升沿和下降沿传输数据。 最终出现在数据总线之间的时间。同样的列存取时间 存储单元工作在相同的时钟频率下，但是内部总线加 宽，从内部阵列到缓存之间的总线宽度是外部总线 线上之间的时间。 (buffer)至U控制器)的两倍，使得缓存到控制器的数据传DDR SDRAM控制器是一个可配置的，用户可以 输率达到内部存储单元工作频率的两倍。存储单元内 根据设计需要，灵活修改数据宽度、脉冲传输速率和 部使用一个很宽但较慢的总线，但当数据传输到控制 CAS等待时间的设置。另外，DDR控制器还支持组块 器时使用了一个较窄但是快速的总线。加口的控制电 管理，这是通过维护一个所有组块均被激活以及每一 路对存储器的总体控制和时序具有极大的影响。 SDRAM控制器通