电子电路设计训练（北航）数字部分答案完整版.pdfVIP

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2017-05-14 发布于浙江
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电子电路设计训练（北航）数字部分答案完整版.pdf

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A ．数字部分（共50 分）计分栏一二三合计 (10 分) (16 分) (24 分) 门级电路名称电路符号接口与门 and(y,x1,x2,x3) 或门 or (y,x1,x2,x3) 非门 not(y,x) 异或门 xor(y,x1,x2) 三态门（高电平使能） bufif0(y,x,en) 当使能信号为低时，输出为高阻一．填空题（共 10 分，每空 1 分） 1．IP 核在 EDA 技术和开发中具有十分重要的地位，提供用 Verilog 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的 IP 核为软核。 2 ．写出HDL 英语全程： Hardware Description Language 。 3 ．4b 1001 ^ 4b 0101= 4b1100 ；{3{3b 101}} = 9b101 101 101 。 4 ．如下程序代码，V 的 8 位数分别为 8bxxxx xxxx 、 8b0000 001 x 和 8b0000 0011 。 reg [7:0]V initial begin V=8’bx; V=8’b1x; V=2’h0F; end 5 ．将下列代码补充完整，需要仿真产生 1Mhz 的时钟信号。 `timescale 100ns/1ns mudule ClockGen; reg clk ;//定义变量 initial begin clk=0 or clk=1 ;//初始化变量 end always #5 clk=~clk or clk=~clk ;//产生时钟 endmodule 二．电路及时序分析题（共 16 分） 6 ．图B-1 给出了一个用门级电路搭建的电路结构，请回答如下问题：（10 分）图B-1 门级电路图 1）试用Verilog 语言，利用内置基本门级元件，采用结构描述方式生成图 B-1 所示电路。（4 分） mudule XX(en, a, b, y, c); input en,a,b; output c; inout y; wire nen,ab; wire nen,ab,triab; and u1(ab,a,b); or and u1(ab,a,b); not u4(nen,en); not u4(nen,en); bufif0 u2(y,a