ch05锁存器和触发器摘要.ppt

5.1 双稳态存储单元电路 74HC/HCT373的功能表 高阻 × × × H 高阻 × × × H 锁存和禁止输出 H H H* L L L L L* L L 锁存和读锁存器 H H H H L L L L H L 使能和读锁存器（传送模式） Qn Dn LE 输 出 内部锁存器 状 态 输 入 工作模式 L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。 5.3 触发器的电路结构和工作原理 5.3.1 主从触发器 5.3.2 维持阻塞触发器 *5.3.3 利用传输延时的触发器 5.3.4 触发器的动态特性 5.3 触发器的电路结构和工作原理 1. 锁存器与触发器 锁存器在E的高(低)电平期间对信号敏感 触发器在CP的上升沿(下降沿)对信号敏感 在VerilogHDL中对锁存器与 触发器的描述语句是不同的 5.3 触发器的电路结构和工作原理 主锁存器与从锁存器结构相同 1. 电路结构 5.3.1 主从触发器 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 2. 由传输门组成的CMOS边沿D触发器 工作原理： TG1导通，TG2断开——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存器维持在原来的状态不变。 (1) CP=0时: =1，C=0， Q?跟随D端的状态变化，使Q?=D。 工作原理