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HUNAN UNIVERSITY 数字电路与逻辑设计实验报告 学生姓名 董雪婧 学生学号 201526010301 专业班级 软件工程1503 指导老师 何海珍 2016 年12 月 27 日 实验一：素数检测器的设计与仿真 一、实验目的 1．实验前，预习；2．实验．报告内容有： 的逻辑图； 用VHDL语言设计，用尽量多的方法来描述； ．实验结束前，要将的仿真波形实验。 4位输入组合N＝N3N2N1N0，当N＝1、2、3、5、7、11、1 3时该函数输出为1，其他情况输出为0” 逻辑图 四位素数检测器最小化后的设计 VHDL程序 数据流描述： 波形图 （解题思路） 根据题目，建立文档，新建Quartus文件； 根据设计图连接电路； 根据其编写VHDL程序； 仿真，绘制波形图； 关键代码 根据设计图连接电路 2.VHDL程序 仿真结果 四、结果分析 虽然异或不是开关代数的基本运算之一，但是在实际运用中相当普遍地使用分立的异或门。大多数开关技术不能直接实现异或功能，而是使用多个门设计 实验二 ：加法器的设计与仿真 一、实验目的 1．实验前，预习；2．实验．报告内容有： 全加器的逻辑图； 用VHDL语言设计全加器； ．实验结束前，要填将3种电路的仿真波形实验。 1．全加器 用途：实现加操作 逻辑图 真值表X Y CIN S COUT 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 VHDL程序数据流描述： 波形图 2．四位串行加法器 逻辑图 波形图 3．742834位先行进位全加器（4-Bit Full Adder） 逻辑框图 逻辑功能表 注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[A1/A3]对应的列取值相同，结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。自行验证一下。 2、C2是低两位相加产生的半进位，C4是高两位相加后产生的进位输出，C0是低位级加法器向本级加法器的进位输入。 （解题思路） 1．用逻辑图和VHDL语言设计全加器2．利用设计的全加器组成串行加法器3．用逻辑图和VHDL语言设计并行加法器。 1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。 2．预习报告内容有: 8-3编码器、3-8译码器的逻辑表达式； 8-3编码器、3-8译码器的逻辑图； 用VHDL语言设计8-3编码器、3-8译码器。 3．实验结束前，要填写实验卡，将以上2种电路的仿真波形画在实验卡上。 1．741488-3优先编码器（8 to 3 Priority Encoder） 用途：将各种输入信号转换成一组二进制代码，使得计算机可以识别这一信号的作用键盘里就有大家天天打交道的码器，当你敲击按键时，被键盘里的码器成计算机能够识别的ASC码。码器码器的。 逻辑框图 逻辑功能表INPUTS OUTPUTS EN 0N ?1N??2N? 3N? 4N? 5N ?6N? 7N? A2?? A1? A0 EO GS 1 ×?? × × × × × × × 1???? 1?? 1 1 1 0 ×?? × × × × × ×?? 0 0?? 0?? 0 0 1 0 ×?? × × × × × ?? 0?? 1 0? ? 0?? 1 0 1 0 ×?? × × × × ?? 0?? 1?? 1 0? ? 1?? 0 0 1 0 ×?? × × × ? 0?? 1? ? 1?? 1 0? ? 1?? 1 0 1 0 ×?? × × 0?? 1?? 1?? 1?? 1 1?? 0?? 0 0 1 0 ×?? × ?? 0?? 1?? 1? ? 1?? 1?? 1 1? ? 0?? 1 0 1 0 × ?? 0?? 1?? 1?? 1?? 1?? 1?? 1 1? ? 1?? 0 0 1 0 0? 1?? 1?? 1??? 1?? 1?? 1?? 1 1? ? 1?? 1 0 1 0 1 ?? 1?? 1?? 1?? 1?? 1?? 1?? 1 1? ? 1?? 1 1 0 逻辑表达式和逻辑图：由你来完成。 2．741383-8译码器（3 to 8 Demultiplexer），也叫3-8解码器 用途：用一组二进制代码来产生各种独立的输出