模拟集成电路三维互连电容的改进层次式提取.pdfVIP

第 17 卷第4 期 计算机辅助设计与图形学学报 Vo 1.17 , No.4 2005 年 4 月 ]OURNAL OF COMPUTER-AIDED DESIGN COMPU丁ERG汉APHICS Apr. , 2005 模拟集成电路王维互连电窑的改进层次式提取 李满晴文健王泽毅洪先龙 (消华大学计算机科学与技术系 北京 100084) 摘 要 层次式直接边界元方法可宁牟次性计算出黎个互连寄生电容矩阵，具有较高的计算效率.针对模拟集成电路 的特点，对~次式三三维电容提取的王维块切割方式、非均匀边界元划分利程序组织等方面进行了改进，显著地提高 了算法的效率.数值实验表明，改进的层次式立途电容提取在保证高精度的问时，速皮提高了数倍，适用于实际的模 拟集成电路设计. 关键诩 窍生电容:边界冗法;层次式算法;模拟集成电路 中图法分类号 TN47 Improved Hierarchical Extraction of 3D Interconnect Capacitance in Analog Integrated Circuits Lí Lí Y u Wenjian Wang Zeyi Hong Xianlong (De户artment of 仇m问ter Science Technology , Tsinghuα University ， 阳jing 100084) Abstract 丁he hierarchical block boundary element method is highly efficient by its once computation to extract the whole ínterconnect capacítance matrix. 1n analog integrated circuit layout , the feature size varies largely wíth different layers. Accordíng to this , we present an ímproved algorithm in this paper , íncludíng a new hierarchical partition method of 3D blocks , nonuniform subdivision of boundary elements , and optimization of algorithm organization. Numerical results show that the new algorithm is suitable for real analog integrated circuit layout , in an improvement under equal accuracy , a few times faster than the previous approach. Key words parasitic capacitancej boundary element; hierarchical computationj analog integrated circuit 通过三维数值模拟来提取互连电容计算精度 苦吉 1 sl 高，并能适应日趋复杂的工艺结构，已成为当前研究 F司 的重点.三雄电容提取主要包括区域型方法(有限 半导体技术的飞施发展使集成电路的特征尺寸 果分法、有限冗法)、边界积分方程法(也称边界元 法)、半解析方法和随机攫步法等[2J. 20 世纪 90 年 急剧缩小、工作频率不断提高，互连寄生效应巳成为 影响 VLS1 电路性能的主要因素.