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CPLD器件在时间统一系统中的应用
CPLD器件在时间统一系统中的应用
摘要：时间统一系统是靶场试验任务顺利完成的关键。本文介绍一种利用CPLD器件实现的可编程的性能良好的IRIG-B码源。通过高度集成，将用于产生B码的各种门电路集成在一个芯片中，构成一个应用系统，达到了最佳性价比。由时序脉冲发生器的第六级输出周期为100 ms的时钟信号作为缓冲器的内部时钟，将缓冲过的时间信号以B码的格式顺序送入并串转换电路。并串转换电路的置位信号由时序脉冲发生器第六级的Q8提供，每100 ms将输入的时间信号锁存一次，时序脉冲发生器的第五级输出的周期为10 ms的时钟作为并串转换的时钟，将并行数据串行输出。时序脉冲发生器通过逻辑门的控制产生了B码的三种脉冲形式：第一种是高电平为2 ms ，低电平为8 ms的脉冲（代表逻辑”0”）；第二种是高、低电平均为5 ms的脉冲（代表逻辑”1”）；第三种是高电平为8 ms ，低电平为2 ms的脉冲（作为位置识别标志和参考码元）。并串转换输出的串行码经过逻辑门的控制，码?quot;1”转化为B码脉冲的第一种形式，码元”0”转化为B码脉冲的第二种形式，即将二进制的时间信号转变成为B码形式。参考码元、时间码元、位置识别标志综合在一起作为真正的B码输出。ut[8..5]=dind[7..4];dout9=gnd;
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