实验四运用LANGUAGE TEMPLATES设计VHDL 及符号编辑工具的运用.pptVIP

实验四运用Language Templates设计VHDL 及符号编辑工具的运用 一、实验内容 1、运用语句模板设计VHDL。 2、仿真时总线数据类型设置及总线数据显示格式的不同设置。 3、符号编辑工具的运用。 4、用VHDL设计一个16进制减法计数器及仿真验证。 二、用语句模板设计VHDL 新建一个项目名为TEST_4，在项目名下设计一个六进制计数器的VHDL程序，步骤与实验三中第二中部分中的1、2相同。 在MDI子窗口自动生成六进制计数器VHDL语言描述的库、实体以及结构体框架后，点击菜单Edit?Language Templates，在右面的MDI子窗口弹出Templates，选VHDL?Synthesis Constructs?coding Examples?counters?up counters?simple counter如图4－1。将语言模板中的程序复制到六进制计数器的结构体中，根据设计具体要求作修改 。图4－2是未作修改的加入模板后的六进制计数器VHDL程序。修改后的六进制计数器的VHDL程序见程序一。建成后保存。 要求完成以下实验内容： 1）语法检测。 2）VHDL模块的生成。 3）RTLRTL Schematic模块的生成及下级原理图的阅读。 4）阅读综合报告。 5）仿真验证。 在wave-default窗口观察六进制输出波形Q时，Q前有＋号表示，为总线双击 号，此时窗口同时显示总线波形和总线展开的网线波形。双击Q前的 号，展开的总线合并。 1）选中总线点击鼠标右键，选Radix弹出如图4－4，总线可以用8种数据类型显示，请分别用这8种数据类型显示输出Q。 2）选中总线点击鼠标右键，选Format，总线可以用三种格式显示。如果选CLK也可以用三种格式显示。请分别选总线、时钟信号用三种显示格式操作一下。 三、符号编辑工具的运用 当由原理图、VHDL、状态图设计输入生成模块后，有时候希望模块的输入、输出引脚位置作一些上下、左右调整，使各模块连线减少交叉，可通过符号编辑（Edit Symbol）实现。 现在在项目名为TEST_4下新建一个名为TEST_41的原理图，将由VHDL描述的6进制计数模块放入TEST_41的原理图中，如图4－5。 现在将图4－5的模块进行符号编辑，使其的模块引脚位置及形状如图4－6所示。 1)选中图4－5模块，点击鼠标右键选菜单如图4－7。此时进入原理图名为JSQ6的JSQ6符号编辑窗口，选中模块边框移动鼠标可以改变形状，或删除原有形状重新画，再根据图4－8选中引脚及引脚名移动鼠标将引脚放到图4－6所示的位置。完成编辑后保存，再打开TEST_41原理图，会弹出对话框如图4－9，选择更新（Update）和OK，这样就完成了JSQ6模块的符号编辑。 四、练习 在TEST_4项目名下用语句模板设计16进制减法计数器。 要求： 1）仿真验证。 2）分别用8种数据类型显示输出。 3）分别用三种格式显示输出。 * * 图4-1 图4-2 参考程序1 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity JSQ6 is Port ( EN,CLK : in STD_LOGIC; Q : inout STD_LOGIC_VECTOR(2 DOWNTO 0)); end JSQ6; architecture Behavioral of JSQ6 is begin PROCESS(CLK,EN) BEGIN IF EN=0THEN Q=000; ELSIF CLKEVENT AND CLK=1 THEN IF Q=101 THEN Q=000 ; ELSE Q=Q+1; END IF; END IF; END PROCESS; end Behavioral; ＋ － ＝ 图4－4 图4－5 图4－6 图4－7 图4－8 图4－9 * *